完整word版计算机组成原理实验报告单周期CPU的设计与实现Word格式文档下载.docx

1、本实验只选取了9条典型的MIPS指令来描述CPU逻辑电路的设计方法。下图列出了本实验的所涉及到的9条MIPS指令。五、实验目的1、掌握单周期CPU的工作原理、实现方法及其组成部件的原理和设计方法，如控制器、运算器等。2、认识和掌握指令与CPU的关系、指令的执行过程。3、熟练使用硬件描述语言Verilog、EDA工具软件进行软件设计与仿真，以培养学生的分析和设计CPU的能力。六、实验内容（一）拟定本实验的指令系统，指令应包含R型指令、I型指令和J型指令，指令数为9条。（二）CPU各功能模块的设计与实现。（三）对设计的各个模块的仿真测试。（四）整个CPU的封装与测试。七、实验器材（设备、元器件）：

2、（一）安装了Xilinx ISE Design Suite 13.4的PC机一台（二）FPGA开发板：Anvyl Spartan6/XC6SLX45（三）计算机与FPGA开发板通过JTAG（Joint Test Action Group）接口连接，其连接方式如图所示。八、实验步骤一个CPU主要由ALU（运算器）、控制器、寄存器堆、取指部件及其它基本功能部件等构成。在本实验中基本功能部件主要有：32位2选1多路选择器、5位2选1多路选择器、32位寄存器堆、ALU等。（一）新建工程（New Project）启动ISE Design Suite 13.4软件，然后选择菜单FileNew Projec

3、t，弹出New Project Wizard对话框，在对话框中输入工程名CPU，并指定工作路径D:Single_Cycle_CPU。（二）基本功能器件的设计与实现（1）多路选择器的设计与实现a.5位2选1多路选择器（MUX5_2_1）的设计与实现在ISE集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，创建一个Verilog Module模块，名称为：MUX5_2_1，然后输入其实现代码：module MUX5_2_1（ input 4:0 A,0 B, input Sel, output 4:0 O ）; assign O = Sel ? B :

4、A;endmodule在ISE集成开发环境中，对模块MUX5_2_1进行综合（Synthesize），综合结果如图所示：在ISE集成开发环境中，对模块MUX5_2_1进行仿真（Simulation）。输入如下测式代码： module MUX5_2_1_T; / Inputs reg 4:0 A;0 B; reg sel; / Outputs wire 4:0 C; / Instantiate the Unit Under Test （UUT） MUX5_2_1 uut （ .A（A）, .B（B）, .sel（sel）, .C（C） initial begin / Initialize Inp

5、uts A = 0; B = 0; sel = 0; / Wait 100 ns for global reset to finish #100; A = 5b10100; sel = 1; A = 1; B = 5b10000;b00000;b11000; / Add stimulus here end然后进行仿真，仿真结果如图所示：b.32位2选1多路选择器的设计与实现MUX32_2_1，然后输入其实现代码：module MUX32_2_1（input 31:0A ,0B,input sel,output 31:0 O assign O= sel?B:A;在ISE集成开发环境中，对模块MU

6、X32_2_1进行综合（Synthesize），综合结果如图所示：在ISE集成开发环境中，对模块MUX32_2_1进行仿真（Simulation）。首先输入如下测式代码：module MUX32_2_1_T; reg 31: wire 31:0 O; MUX32_2_1 uut （ .O（O） A=0; B=0; sel=0; A=32h00000001; B=32h00000000; sel=1;h00000101;h00000010; sel =0;然后进行仿真，仿真结果如图所示:（2）符号扩展（Sign_Extender）的设计与实现Sign_Extender，然后输入其实现代码：mod

7、ule Sign_Extender（ input 15:0 d, output 31:0 o assign o = （d15:15 = 1b0） ? 16b0, d15:0 :b1, d15:0;在ISE集成开发环境中，对模块Sign_Extender进行综合（Synthesize），综合结果如图所示。module Sign_Extender_t; reg 15:0 d;0 o; Sign_Extender uut （ .d（d）, .o（o） / Initialize Inputs d = 0; d = 16h0011;h1011;（3）32位寄存器堆（RegFile）的设计与实现RegFi

8、le，然后输入其实现代码：module RegFile（0 Rn1, Rn2, Wn, input Write, input 31:0 Wd,0 A, B, input Clock0 Register1:31; assign A = （Rn1 = 0） ? 0 : RegisterRn1; assign B = （Rn2 = 0） ? RegisterRn2; always （posedge Clock） begin if （Write & Wn != 0） RegisterWn = Wd;在ISE集成开发环境中，对模块RegFile进行综合（Synthesize），综合结果如图所示。在ISE

9、集成开发环境中，对模块RegFile进行仿真（Simulation）。module Regfile_t;0 Rn1;0 Rn2;0 Wn; reg Write;0 Wd; reg Clock; RegFile uut （ .Rn1（Rn1）, .Rn2（Rn2）, .Wn（Wn）, .Write（Write）, .Wd（Wd）, .Clock（Clock） Rn1 = 0; Rn2 = 0; Wn = 0; Write = 0; Wd = 0; Clock = 0; Rn1 = 5b00001; Rn2 = 5 Wn = 5 Write = 1; Clock = 1; #50; Wd = 32

10、hBBBBBBBB; #100（4）运算器（ALU）设计与实现ALU，然后输入其实现代码：module ALU（ input 2:0 ALU_operation,0 Result, output Zero assign Result = （ALU_operation = 3b000） ? A + B : （ALU_operation = 3b100） ? A - B :b001） ? A &b101） ? A | B :b010） ? A B :b110） ? B15:0, 16h0 : 32hxxxxxxxx; assign Zero = |Result;在ISE集成开发环境中，对模块ALU

11、进行综合（Synthesize），综合结果如图所示:在ISE集成开发环境中，对模块ALU进行仿真（Simulation）。 module ALU_tb; reg 2:0 ALU_operation;0 Result; wire Zero; ALU uut （ .ALU_operation（ALU_operation）, .Result（Result）, .Zero（Zero） ALU_operation = 0; B = 1; A = 2; B = 2; ALU_operation = 4; A = 1; ALU_operation = 1; ALU_operation = 5; ALU_op

12、eration = 2;（5）控制器（Controller）的设计与实现为了简化设计，控制器由控制单元Control和控制单元ALUop组成，控制器结构如下所示。aControl的设计与实现Control，然后输入其实现代码：module Control（ input 5:0 op, output RegDst, output RegWrite, output ALUSrc, output MemWrite, output MemRead, output MemtoReg, output Branch, output 1:0 ALUctr wire i_Rt=|op; wire i_Lw=op

13、5 & op3; wire i_Sw=op5 & op3; wire i_Beq =op2 & op1; wire i_Lui=op3 & op2; assign RegDst = i_Rt; assign RegWrite=i_Rt|i_Lw|i_Lui; assign ALUSrc =i_Lw|i_Sw |i_Lui; assign MemWrite =i_Sw; assign MemRead=i_Lw; assign MemtoReg= i_Lw; assign Branch=i_Beq; assign ALUctr1= i_Rt|i_Lui; assign ALUctr0=i_Beq|

14、i_Lui;在ISE集成开发环境中，对模块Control进行综合（Synthesize）， 综合结果如图：在ISE集成开发环境中，对模块Control进行仿真（Simulation）。module Control_tb; reg 5:0 op; wire RegDst; wire RegWrite; wire ALUSrc; wire MemWrite; wire MemRead; wire MemtoReg; wire Branch; wire 1:0 ALUctr; Control uut （ .op（op）, .RegDst（RegDst）, .RegWrite（RegWrite）, .

15、ALUSrc（ALUSrc）, .MemWrite（MemWrite）, .MemRead（MemRead）, .MemtoReg（MemtoReg）, .Branch（Branch）, .ALUctr（ALUctr） op = 0; op = 6b000000;b100011;b101011;b000100;b001111;bALUop的设计与实现ALUop，然后输入其实现代码：module ALUop（0 func, input 1:0 ALUctr, output 2:0 ALU_opwire i_Rt = ALUctr1 & ALUctr0;assign ALU_op2=（i_Rt&（

16、func2&func1）|（func2 &func0） | ALUctr0;assign ALU_op1=（i_Rt &func2 &func1）| （ALUctr1& ALUctr0）;assign ALU_op0=（i_Rt &func1）;在ISE集成开发环境中，对模块ALUop进行综合（Synthesize）， 综合结果如图：在ISE集成开发环境中，对模块ALUop进行仿真（Simulation）。module ALU_tb;然后进行仿真，仿真结果如图所：c将Control与ALUop封装成ControllerController，然后输入其实现代码：module Controller（ Control U0 （op, RegDst, RegWrite, ALUSrc,