Verilog复习题分析Word文件下载.docx

1、）if-elsecasecasezrepeat3、VerilogHDL语言进行电路设计方法有哪几种（8分）自上而下的设计方法（Top-Down）自下而上的设计方法（Bottom-Up）综合设计的方法4、在verilog语言中，a=4b1011，那么&a=（D101111111b105、在verilog语言中整型数据与（）位寄存器数据在实际意义上是相同的。 （A）81632646、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C_AFPGA全称为复杂可编程逻辑器件；BFPGA是基于乘积项结构的可编程逻辑器件；C基于SRAM的FPGA器件，在每次上电

2、后必须进行一次配置；D在Altera公司生产的器件中，MAX7000系列属FPGA结构。7.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_B_。流水线设计资源共享逻辑优化串行化寄存器配平关键路径法ABCD8、下列标识符中，_A_是不合法的标识符。A9moonBState0CNot_Ack_0Dsignall9、下列语句中，不属于并行语句的是：_D_A. 过程语句Bassign语句C元件例化语句Dcase语句6、10、P,Q,R都是4bit的输入矢量，下面哪一种表达形式是正确的 5）1）input P3:0,Q,R;2）

3、input P,Q,R3:0;3）input P3:0,Q3:0,R3:4）input 3:0 P,3:0Q,0:3R;5）input 3:0 P,Q,R;11、请根据以下两条语句的执行，最后变量A中的值是_。 reg 7:0 A;A=2hFF; 8b0000_0011 8h03 8b1111_1111 8b11111111三、简答题 1、简要说明仿真时阻塞赋值与非阻塞赋值的区别非阻塞（non-blocking）赋值方式 （ b= a）：b的值被赋成新值a的操作, 并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（blocking）赋值方式

4、（ b = a）：b的值立刻被赋成新值a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。阻塞赋值是在该语句结束是立即完成赋值操作；非阻塞赋值是在整个过程块结束是才完成赋值操作。2、简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？根据内部结构不同可分为摩尔型状态机和米里型状态机两种。摩尔型状态机的输出只由当前状态决定，而次态由输入和现态共同决定；米里型状态机的输出由输入和现态共同决定，而次态也由输入和现态决定。状态编码主要有三种：连续二进制编码、格雷码和独热码。3、简述基于数字系统设计流程包括哪些步骤?包括五个步骤：、设计输入：将设计

5、的结构和功能通过原理图或硬件描述语言进行设计或编程，进行语法或逻辑检查，通过表示输入完成，否则反复检查直到无任何错误。 、逻辑综合：将较高层的设计描述自动转化为较低层次描述的过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成电路逻辑网表的过程。 、布局布线：将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文件的过程。 、仿真：就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证设计并排除错误的过程，包括功能仿真和时序仿真。 、编程配置：将适配后生成的编程文件装入到PLD器件的过程，根据不同器件实现编程或配置。4、简述Verilog HDL编程语言中函数与任务运用有什么特点？

6、函数和任务都能独立完成相应电路功能，通过在同一模块中的调用实现相应逻辑电路功能。但它们又有以下不同：、函数中不能包含时序控制语句，对函数的调用，必须在同一仿真时刻返回。而任务可以包含时序控制语句，任务的返回时间和调用时间可以不同。、在函数中不能调用任务，而任务中可以调用其它任务和函数。但在函数中可以调用其它函数或函数自身。、函数必须包含至少一个端口，且在函数中只能定义input端口。任务可以包含0个或任何多个端口，且可以定义input、output和inout端口。、函数必须返回一个值，而任务不能返回值，只能通过output 或inout端口来传递执行结果。5、简述FPGA与CPLD两种器件应

7、用特点。CPLD与FPGA都是通用可编程逻辑器件，均可在EDA仿真平台上进行数字逻辑电路设计，它们不同体现在以下几方面：FPGA集成度和复杂度高于CPLD，所以FPGA可实现复杂逻辑电路设计，而CPLD适合简单和低成本的逻辑电路设计。、FPGA内主要由LUT和寄存器组成，倾向实现复杂时序逻辑电路设计，而CPLD内主要由乘积项逻辑组成，倾向实现组合逻辑电路设计。、FPGA工艺多为SRAM、flash等工艺，掉电后内信息消失，所以该类型需外配存储器，而CPLD工艺多为EEPROM等工艺，掉电后信息不消失，所以不用外配存储器。、FPGA相对CPLD成本高，但都可以在内都镶嵌硬核和软核，实现片上系统功

8、能。四、计算题1、利用有限状态机，以格雷码编译方式设计一个从输出信号序列中检测出101信号的电路图，其方块图、状态图和状态表如图表示。module melay（clk,Din,reset,Qout）;input clk,reset;input Din;output Qout;reg Qout;parameter1:0 S0=2b00,S1=2b01,S2=2b11;reg1:0 CS;0 NS;always （posedge clk or posedge reset） begin if（reset=1b01） CS=S0; else CS=NS; end always （CS or Din）

9、begin case（CS） S0:beign if（Din=1b0） NS=S0; Qout=1b0; else NS=S1; S1:begin NS=S2; S2: endcase endmodule2、程序注解，并说明整个程序完成的功能。moduleAAAa,b）;output；input6:0b；reg2:sum;integeri;regalways（b）beginsum=0;for（ii=6;ii+1）if（bi）sum+1;if（sum2）1;elseendendmodule3、设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下：输入端口：CLK：时钟，RST

10、：复位端，EN：时钟使能端，LOAD：置位控制端，DIN：置位数据端；输出端口：COUT：进位输出端，DOUT：计数输出端。module cnt10 （clk,rst,en,loat,cout,dout,data）;input clk ;input en ;input rst ;input load ;input 3:0 data ;output 3:0 dout ;output cout ;reg 3:0 q1 ;reg cout ;assign dout = q1;always （posedge clk or negedge rst） beginif （!rst） q1 = 0;else

11、if （en）loat） q1 = data;else if （q19） q1 = q1+1;else q1 = 4b0000;endalways （q1）if （q1=4h9） cout = 1b1;else cout = 1endmodule4、下面是通过case语句实现四选一电路部分程序，将横线上的语句补上，使程序形成完整功能。case（s1,s0）2b00:out=i0;2b01:out=i1;2b10:out=i2;2b11:out=i3;3、标注各语句功能，指出整个程序完成的电路功能。/ 带同步清0/同步置1（低电平有效）的D触发器.module dff_syn（q,qn,d,cl

12、k,set,reset）; /定义模块为diff_syn, 端口为q,qn,d,clk,set,resetinput d,clk,set,reset; output reg q,qn; /定义端口d,clk,set,reset为输入端口,reg,q,qn为输出端口always （posedge clk） /对clk信号上升沿有效 if（reset） begin q=1qnend /同步清零,低电平有效else if（set） begin qend /同步置位, 低电平有效else begin q=d; qn=d; end /q输出为d, qn输出为非d;endmodule /模块结束4、根据图

13、3给定的两个2位全加器信号关系及实现的4位全加器功能部分程序，在下列部分程序中的横线上填入必要语句，实现4位全加器的完整功能。5、根据下列给定的仿真输入输出波形图2，说明完成此功能的电路是什么功能电路？并写出对应的Verilog HDL描述程序（图中clk,clr为输入，q,c为输出）。4进制加法计数器module counter（clk,clr,q,c）input clk,clr;output ret1:0 q;output c;always（posedge clk or negedge clr）if（clr） q=2h0;elseif（2h3=q） qelse q=q+2h1;assign

14、 c=（2h3=q）6、采用结构描述方法设计一个二进制数字半加器，输入数据ai与bi，并将和输出到so，进位输出到co，给出详细设计过程。输入输出aibisoco1由输入输出逻辑表达式，采用与门and和异或门xor进行结构描述的程序如下：（6分）module hadd （ai,bi,so,co）;input ai,bi;output so,co;xor（so,si,ci）;and（co,ai,bi）;6、采用结构描述方法设计一个二进制数字比较器，比较输入数据a与b的大小，并分别输出到x，y和z，给出详细设计过程。not（not_a,a）;not（not_b,b）;and（ab,a,b）;and

15、（not_ab,not_a,not_b）;or（x,ab,not_ab）;and（y,not_a,b）;and（z,a,not_b）;7、采用结构描述方法设计一个3人竞选数字电路，输入数据2:0x，要求2人以上为1表示通过，且输出为y为1，否则输出相反，给出详细设计过程。module three1（x,y）;input 2:0 x; output y;y=a&b+a&c+b&c=ab+ac+bc;wire a,b,c;and（a,x0,x1）; and（b,x1,x2）; and（c,x1,x0）;or（y,a,b,c） ;一、填空题（10分,每小题1分）用EDA技术进行电子系统设计的目标是最

16、终完成ASIC的设计与实现。FPGA和CPLD3.随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于VerilogHDL设计当中。4.目前国际上较大的PLD器件制造公司有AlteraXilinx公司。5.完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。6.阻塞性赋值符号为，非阻塞性赋值符号为二、选择题（10分，每小题2分）大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入综合_适配编程下载硬件测试。正确的是B功能仿真时序仿真逻辑综合配置分配管脚ABCD子系统

17、设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化流水线设计资源共享逻辑优化串行化寄存器配平关键路径法下列标识符中，_A_是不合法的标识符。signall_D_ 阅读会员限时特惠 7大会员特权立即尝鲜 A过程语句Dcase语句三、EDA名词解释（10分）写出下列缩写的中文含义：ASIC：RTL：FPGA：SOPC：CPLD：LPM：EDA：IEEE：IP：ISP：四、简答题（10分）简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4分）。简述有限状态机FSM分为哪两类？有限状态机的状态编码风格主要有哪三种？FSM的三段式描述风格中，三段分别描述什么？（本题6分）五、程序注解（20分,每空1分）b本程序的逻辑功能是：四、VerilogHDL语言编程题（1、2小题10分，3小题20分）要求：写清分析设计步骤和注释。试用VerilogHDL描述一个带进位输入、输出的8位全加器。端口：A、B为加数，CI为进位输入，S为和，CO为进位输出编写一个带异步清零、异步置位的D触发器。CLK为时钟，D为输入，CLK为清零输入端，SET为置位输入端；Q输出端。设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。一、填空题（每空2分，共20分）3、自顶向下4、5、组合时序6、1、C3、B