计算机组成原理历年真题文档格式.docx

1、A90ns B 80ns C 70ns D 60ns19相对于微程序控制器，硬布线控制器的特点是。A指令执行速度慢，指令功能的修改和扩展容易B指令执行速度慢，指令功能的修改和扩展难C指令执行速度快，指令功能的修改和扩展容易D指令执行速度快，指令功能的修改和扩展难20 假设某系统总线在一个总线周期中并行传输 4B 信息，一个总线周期占用 2 个时钟周期，总线时钟频率为 10MHz ，则总线带宽是 。A10MB/s B 20MB/s C 40MB/s D 80MB/s21 假设某计算机的存储系统由 Cache 和主存组成，某程序执行过程中访存 1000 次，其中访问 Cache 缺失（未命中） 5

2、0 次，则 Cache 的命中率是 。A5% B 9.5% C 50% D 95%22下列选项中，能引起外部中断的事件是。A键盘输入 B除数为 0C浮点运算下溢 D访存缺页43 （ 8 分）某计算机的 CPU 主频为500MHz ， CPI 为 5 （即执行每条指令平均需5个时钟周期）。假定某外设的数据传输率为0.5MB/s ，采用中断方式与主机进行数据传送，以 32 位为传输单位，对应的中断服务程序包含18 条指令，中断服务的其他开销相当于2条指令的执行时间。请回答下列问题，要求给出计算过程。（1）在中断方式下， CPU 用于该外设 I/O 的时间占整个 CPU 时间的百分比是多少？（2）当

3、该外设的数据传输率达到5MB/s 时，改用 DMA 方式传送数据。 假定每次 DMA传送块大小为5000B ，且 DMA 预处理和后处理的总开销为500个时钟周期，则CPU 用于该外设 I/O 的时间占整个CPU 时间的百分比是多少？（假设 DMA 与 CPU 之间没有访存冲突）44. 某计算机字长16 位，采用16 位定长指令字结构，部分数据通路结构如图17 所示。图 17 中所有控制信号为1 时表示有效、为 0 时表示无效，例如控制信号MDRinE 为 1 表示允许数据从DB 打入 MDR，MDRin 为 1 表示允许数据从总线打入MDR。假设MAR 的输出一直处于使能状态。加法指令“AD

4、D（R1）, R0”的功能为 （R0） + （R1） -（R1），即将 R0 中的数据与 R1 的内容所指主存单元的数据相加，并将结果送入R1的内容所指主存单元中保存。表 1 给出了上述指令取指和译码阶段每个节拍（时钟周期）的功能和有效控制信号，请按表1 描述方式用表格列出指令执行阶段每个节拍的功能和有效控制信号。存储器（ M）MemRMemWData AddrCBDBABMARMDRoutEMARinMDRinMDRMDRineMDRoutR0outAinAPCPCoutR0inR0AddPCinR1outALUPC+1控制信号图例R1R1inACinACIRIRinXout三态门及其控制信

5、号表 1ACout至指令译码部件Xin 寄存器输入控制信号时钟功能有效控制信号C1MAR-（PC）PCout, MARinC2MDR-M（MAR）,PC-（PC）+1MemR, MDRinE, PC+1C3IR - - - B - - C - - D - 22 假定一台计算机的显示存储器用DRAM芯片实现，若要求显示分辨率为16001200 ，颜色深度为24 位，帧频为85Hz ，显存总带宽的50% 用来刷新屏幕，则需要的显存总带宽至少约为A245Mbit/s B 979Mbit/s C 1 958Mbit/s D 7 834Mbit/s二、综合应用题43 （ 11分）某计算机字长为16 位，

6、主存地址空间大小为128KB ，按字编址。采用单字长指令格式，指令各字段定义如图B-4所示。转移指令采用相对寻址方式，相对偏移量用补码表示，寻址方式定义见表 B-1 。（ 1 ）该指令系统最多可有多少条指令？该计算机最多有多少个通用寄存器？存储器地址寄存器（ MAR ）和存储器数据寄存器（MDR ）至少各需要多少位？（ 2）转移指令的目标地址范围是多少？（ 3 ）若操作码0010B 表示加法操作（助记符为add ），寄存器 R4和 R5 的编号分别为100B 和 101B ，R4的内容为 1234H ，R5 的内容为 5678H ，地址 1234H中的内容为 5678H，地址 5678H中的内

7、容为 1234H ，则汇编语言为“add（R4）, （R5）+ （”逗号前为源操作数，逗号后为目的操作数）对应的机器码是什么 （用十六进制表示）？该指令执行后，哪些寄存器和存储单元中的内容会改变？改变后的内容是什么？44 （ 12 分）某计算机的主存地址空间大小为256MB ，按字节编址。指令Cache 和数据 Cache 分离，均有 8 个 Cache行，每个 Cache 行大小为 64B ，数据 Cache 采用直接映射方式。现有两个功能相同的程序A 和 B，其伪代码如下：假定 int 类型数据用 32 位补码表示，程序编译时i、j、sum 均分配在寄存器中，数组 a按行优先方式存放，其首

8、地址为320（十进制数）。请回答下列问题，要求说明理由或给出计算过程。 （ 1）若不考虑用于 Cache一致性维护和替换算法的控制位，则数据Cache 的总容量为多少？ （2 ）数组元素 a031 和 a11 各自所在的主存块对应的Cache 行号分别是多少（ Cache行号从 0 开始）？（ 3）程序 A 和 B 的数据访问命中率各是多少？哪个程序的执行时间更短？2010 年计算机统考 计算机组成原理部分解析考查计算机的性能指标。 CPU 的时钟频率，也就是 CPU 主频率，一般说来，一个时钟周期内完成的指令数是固定的，所以主频越高， CPU 的速度也就越快，程序的执行时间就越短。数据在功能

9、部件之间传送的路径称为数据通路，数据通路的功能是实现 CPU 内部的运算器和寄存器以及寄存器之间的数据交换。 优化数据通路结构， 可以有效提高计算机系统的吞吐量，从而加快程序的执行。计算机程序需要先转化成机器指令序列才能最终得到执行， 通过对程序进行编译优化可以得到更优的指令序列，从而使得程序的执行时间也越短。13B 。考查定点数的运算。用补码表示时 8 位寄存器所能表示的整数范围为 -128 +127 。由于 r1=-2 ， r2=-14 ，r3=-112 ， r4=-8 ，则 r2 r3=1568 ，结果溢出。14B 。考查不同精度的数在计算机中的表示方法及其相互转换。由于（ int ）

10、f=1 ，小数点后面 4 位丢失，故错。的计算过程是先将 f 转化为双精度浮点数据格式，然后进行加法运算，故（ d+f ）-d 得到的结果为双精度浮点数据格式，而 f为单精度浮点数据格式，故错。15 D 。考查存储器的组成和设计。 用 2K4 位的芯片组成一个 8K8 位存储器，每行中所需芯片数为 2，每列中所需芯片数为 4 ，各行芯片的地址分配如下。第一行（2 个芯片并联） ：0000H 07FFH 。 第二行（ 2 个芯片并联） ：0800H 0FFFH 。第三行（ 2 个芯片并联）： 1000H 17FFH 。 第四行（ 2 个芯片并联）： 1800H 1FFFH 。于是地址 0B1FH 所在芯片的最小地址即为 0800H 。 16 A。考查半导体随机存取存储器。一般 Cache 采用高速的 SRAM 制作，比 ROM 速度快很多，因此是错误的，排除法即可选 A。 RAM 需要刷新，而 ROM 不需要刷新。17D。考查的小小副本，因此不可能发生；而TLB 、Cache 及 Page 之间的关系。 TLB 即为快表， 快表只是慢表