数电实验4Word文件下载.docx

1、4.2 有限状态机三要素1. 状态（当前状态，下一个状态）2. 输入信号（事件）3. 输出控制信号（相应操作）4.3 有限状态机的两种形式1. Moore有限状态机2. Mealy有限状态机4.4 状态机的实现方式：1. 一段式：整个状态机写到一个always模块里面,在该模块中既描述状态转移,又描述状态的输入和输出 。2. 两段式:写为两个always语句，同步时序描述状态转移;另一个模块采用组合逻辑判断状态转移条件,描述状态转移规律以及输出;即把时序部分（状态转移部分）和组合部分（判断状态转移条件和产生输出）分开写。3. 三段式：在两段式基础上,将组合部分中的判断状态转移条件和产生输出再分

2、开写。即一个always模块采用同步时序描述状态转移,一个always模块采用组合逻辑判断状态转移条件,描述状态转移规律,另一个always模块描述状态的输出（可以用组合电路输出,也可以时序电路输出）。五、 实验原理5.1 可编程器件开发流程Xilinx 是全球领先的可编程逻辑完整解决方案的供应商，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及定义系统级功能的 IP（Intellectual Property）核，长期以来一直推动着FPGA技术的发展。 Xilinx的开发工具也在不断地升级，目前的ISE Project Navigator 13.x 集成了 FPGA 开发需要的所

3、有功能，其主要特点有： 包含了 Xilinx新型 SmartCompile技术，可以将实现时间缩减 2.5 倍，能在最短的时间内提供最高的性能，提供了一个功能强大的设计收敛环境； 全面支持 Virtex-5 系列器件（业界首款 65nm FPGA）； 集成式的时序收敛环境有助于快速、轻松地识别 FPGA 设计的瓶颈； 可以节省一个或多个速度等级的成本，并可在逻辑设计中实现最低的总成本。ISE Project Navigator 13.x的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了 FPGA 开发的全过程，从功能上讲，其工作流程无需借助任何第三方 EDA 软件。 设计输入：ISE 提供

4、的设计输入工具包括用于 HDL 代码输入和查看报告的 ISE 文本编辑器（The ISE Text Editor），用于原理图编辑的工具 ECS（The Engineering Capture System），用于生成 IP Core 的 Core Generator，用于状态机设计的 StateCAD 以及用于约束文件编辑的 Constraint Editor等。 综合：ISE 的综合工具不但包含了 Xilinx 自身提供的综合工具 XST，同时还可以内嵌Mentor Graphics公司的 LeonardoSpectrum 和 Synplicity公司的Synplify，实现无缝链接。 仿

5、真：ISE 本身自带了一个具有图形化波形编辑功能的仿真工具 HDL Bencher，同时又提供了使用 Model Tech 公司的 Modelsim进行仿真的接口。 实现：此功能包括了翻译、映射、布局布线等，还具备时序分析、管脚指定以及增量设计等高级功能。 下载：下载功能包括了 BitGen，用于将布局布线后的设计文件转换为位流文件，还包括了 ImPACT，功能是进行设备配置和通信，控制将程序烧写到 FPGA 芯片中去。 使用 ISE 进行 FPGA 设计的各个过程可能涉及到的设计工具如表 4-2所示。 可方便使用PlanAhead协助添加管脚定义与约束5.2 BASYS2实验板介绍Basys

6、2 FPGA开发板是一个面向初学者的FPGA开发实验平台，由Digilent公司出品。Basys2 FPGA实验开发板基于一个Spartan-3E FPGA芯片和一个Atmel AT90USB控制器搭建，兼容所有版本的Xilinx ISE工具，其中也包括免费的WebPack版本，适合于进行从基本逻辑器件到复杂控制器件等各种机电路的实验与开发尝试。Basys2板上集成了必要的 I/O设备和FPGA所需的支持电路，如8个用户可编程LED指示灯，4个七段数码管显示器，4个按键开关，8个滑动开关，1个PS/2接口和1个8位VGA显示接口 以及4个6针PMOD用户扩展接口。用户可利用PMOD用户扩展接口

7、连接到诸如面包板、用户自定义电路板或由Digilent 公司提供的各种Pmod模块中以实现用户的创意与构想。Digilent 公司目前提供的Pmod模块包括各种高性价比的数字和模拟I/O模块，如A/D和D/A转换，电机驱动器，传感器输入，蓝牙、网络与无线通信等。Basys2开发板兼容所有版本的Xilinx ISE工具，其中也包括免费的WebPack版本。Basys2附带一个用于供电和编程的USB下载线，所以就不需要其他供电器件或编程下载线。其技术特点为：Xilinx Spartan 3E FPGA，10万或25万门 Xilinx Spartan 3E特有18位乘法器，72位高速双端口Block

8、 RAM，以及500MHz+运算能力 USB2.0高速接口提供FPGA配置和数据传输（相关Adept2.0软件可以免费下载） Xilinx Platform Flash ROM可以无限次存储FPGA配置 用户可配置晶振（25，50，100MHz），另附可连接第二个时钟晶振的插座 三个内置稳压器（1.2V，2.5V，和3.3V），允许使用3.5V-5.5V的外部电源供电 8个用户可编程LED指示灯，4个七段数码管显示器，4个按键开关，8个滑动开关，1个PS/2接口和1个8位VGA显示接口 4个6针用户扩展接口，可以用来连接Digilent PMOD附属电路板 需要Adept2.0或更新版本软件来

9、进行操作 管脚定义参见下表：用户可根据以上定义决定自己的时钟及IO管脚分配方式（参见4.3.4）我们将用户常用到的管脚定义摘抄出来，以供用户参考。表5.2.1 Basys2各IO管脚定义发光二极管时钟拨码开关按键数码管LD0M5MCLKB8SW0P11BTN0G12AN0F12LD1M11RCCLKC8SW1L3BTN1C11AN1J12LD2P7CCLKN12SW2K3BTN2M4AN2M13LD3P6UCLKM6SW3B4BTN3A7AN3K14LD4N5SW4G3CAL14LD5N4SW5F3CBH12LD6P4SW6E2CCN14LD7G1SW7N3CDN11CEP12CFL13CGM

10、12DPN135.3 使用Xilinx ISE13.1软件开发可编程器件的流程介绍5.3.1 新建工程（1）开启ISE13.1软件: 开始程序Xilinx ISE Design Suite 13.1ISEProject Navigator,会出现ISE13.1 的画面.（2）在ISE13.1 软件环境下,开启一个新的工程: FileNew Project.Project Name : lab1_4bitsLEDsProject Location: E:Trainingtraining_demoVeriloglab1_4bitsLEDs （依使用者设定的目录）.Top-Level Module

11、Type : HDL（ 代表最上层的设计模块是以HDL 输方方式的模组.（3）单击next,下一个画面就是设定硬件FPGA的参数FPGA系（Device Family）:Spartan3E（ 请看板子的FPGA FPGA的编号）FPGA名称（Device） : XC3S100E（请参考开发板的FPGA FPGA的编号）FPGA包装（Package）:CP132（请参考开发板的FPGA FPGA的编号）FPGA速等级（Speed）: -4 （ FPGA 速等级）综合工具（Synthesis Tool）:XST （VHDL/Verilog）仿真器（Simulator） : Isim（VHDL/Ve

12、rilog）产生仿真器的语言（Generated Simulation Language） : Verilog（4）点击next. 此时出现此项目所有设定的信息，需重新设定,则可back. 无误,则按finish 5.3.2 创建新的Verilog源文件5.3.2.1 创建一个新的Verilog源文件（1）此时出现一个项目的架构,可以允许使用者开始进项目的设计.（2）创建新的设计文件:ProjectNew Source;选择Verilog Module,并设定文件名称为work4.（3）在创建好的work4代码当中输入如下代码，并做出了详细的注释。module autocount（ aclr,

13、 func, CLK_50M,left,right,CR）;input aclr,CLK_50M,CR;/功能异步清零aclr,时钟信号CLK_50M，功能清零CRinput 2:0 func;/功能信号funcoutput reg 2:0left;/输出信号汽车左车灯0right;/输出信号汽车右车灯reg 24:0 Count_DIV; /内部节点parameter CLK_Freq = 50000000;/定义参数parameter OUT_Freq = 1;reg CLK_1HzOut;always （posedge CLK_50M or negedge CR）/运用always语句且

14、（）存在时钟沿时，内部的变量一般是非阻塞的 beginif（!CR） begin/如果有时钟清零信号,计数变量清零，1Hz时钟信号清零CLK_1HzOut = 0;Count_DIV endelse beginif（ Count_DIV （CLK_Freq/2*OUT_Freq-1） ）/当计数变量小于24999999时，计数变量自增 Count_DIV = Count_DIV+1b1; else begin/当计数变量到达25000000时 CLK_1HzOut = CLK_1HzOut; endalways （posedge CLK_1HzOut or posedge aclr）begin

15、 if （aclr） begin /q = 4b0000; left=3b000; right else case （func） 3b000: /正常行驶 begin left right end 3b001:/刹车b111; b100:/左转弯 right if（left=3b000） begin left = left + 1; / Counts down end else if（left=3b001） beginb010）= left + 2;b100）= left - 3; else leftb001;b010: /右转弯 if（right=3 right = right + 1; e

16、lse if（right=3= right + 2;= right - 3;b101:/左转弯并刹车 end b011: /右转弯并刹车 if（right=3 end b111:/倒车 if（right=3b111）&（left=3b111） right left else if（right=3b000）&b000） else default: end endcase end/对于elseendmodule4.3.2.2 创建一个新的Verilog测试文件（1）创建新的设计文件:选择VerilogTest Fixture,并设定文件名称为test4.（2）在创建好的test4代码当中输入如下代

17、码，并做了的注释。module test4; / Inputs reg aclr; reg 2: reg CLK_50M; reg CR; / Outputs wire 2:0 left;0 right; / Instantiate the Unit Under Test （UUT） autocount uut （ .aclr（aclr）, .func（func）, .CLK_50M（CLK_50M）, .left（left）, .right（right）, .CR（CR） ）; always begin #10; CLK_50M=CLK_50M; initial begin / Initialize Inputs aclr = 1; func = 0; CLK_50M = 0; CR = 0; / Wait 100 ns for global reset to finish #1; aclr = 0;/正常行驶 func = 3 CR = 1; #10000;b100;/右转弯b010;b101;/右转弯并刹车b011; / Wait 100 ns for global