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1、因此，若将设计模型从一个目标器件移植到另一个目标器件时，那些依赖于正确的延迟特性才能正常工作的VHDL模型，将不可能得到期望的综合结果和时序仿真效果。仿真模型可以描述一些无限制的条件（如无穷循环或无范围限制的整型数），硬件却不能提供这些条件。在某些情况下，如无穷循环或循环次数不确定的情况下，综合工具会产生错误并退出。在其他的情况下，如无范围的整数，VHDL综合器会假设一个默认的表示方式，如以32bit二进制数表示无范围的整数。尽管这是可综合的，但却无法生成所期望的电路。11.2 VHDL的FPGA逻辑综合以下将以第七章例7.15交通信号灯监测电路的程序为例来说明如何对VHDL程序进行综合。具体

2、步骤如下：1. 启动ISE如图11.2所示，在windows操作系统的开始菜单中启动Xilinx ISE Design Suite 10.1中的ISE主窗口，之后如图11.3。图11.2 启动ISE 10.1图11.3 ISE 10.1 主窗口2. 创建一个新的项目ISE 10.1主窗口打开后，选择创建一个新的项目，一般分为以下七步：（1） 单击【File】 【New Project 】命令，如图11.4.1，出现图11.4.2所示的【Create New Project】对话框。图11.4.1 ISE 10.1 创建新工程（2） 如图11.4.2所示，选择工程存放路径，然后输入工程名，系统会

3、产生一个名为工程名的新目录。选择顶层模块类型为HDL，其他顶层模块类型有原理图（Schematic）、EDIF网表、NGC网表。单击【Next】，出现图11.4.2。图11.4.2 【Create New Project】对话框（3） 如图11.4.3，进行FPGA器件参数设置，说明如下： Product Category（器件大类）：Xilinx提供工业级等，选All即可 Family（系列）：选择Spartan2 Device（器件）：选择XC2S50 Package（封装）：选择TQ144 Speed（速度等级）：速度不同不是工艺差别，而是测试筛选出来的，速度不同自然价格不同，商用芯片尽

4、量选择低速等级，这里选-5 Top-Level Source Type（顶层类型）：上步已选，现为灰色，不可编辑 Synthesis Tool（综合工具）：选择ISE集成的XST，也可选三方工具 Simulitor（仿真工具）：选择ModelSim-SE VHDL Preferred Language（语言）：选择VHDL Enable Enhanced Design Summary：是否显示Design Summary Enable Message Filtering：是否设置在Implementation时过滤掉某些warning和info Display Incremental Mess

5、ages：是否显示上次执行没有出现的新信息图11.4.3 FPGA器件参数设置设置完成后，单击【Next】，出现图11.4.4。（4） 如图11.4.4，可以新建源文件，这里不必新建，单击【Next】，出现图11.4.5。图11.4.4 新建源文件（5） 如图11.4.5，可以添加已存在源文件，这里跳过，单击【Next】，出现图11.4.6。图11.4.5 添加已存在源文件（6） 如图11.4.6，为新建工程总结信息，如有错误可以返回修改。图11.4.6 工程信息总结（7） 如图11.4.7所示，为新建后的空白工程图11.4.7 ISE 10.1 新工程界面3. 添加源文件添加例7.15交通信

6、号灯监测电路的VHDL程序源文件。添加经过Active HDL 或Modelsim进行功能仿真验证的源文件，如图11.5所示。图11.5 添加复制源文件图11.6 选择仿真验证的源文件如图11.7所示，可以设定源文件属性，这里选择All，其他还有Simulation、Implementation、None。设置完成单击【OK】，出现如图11.8。图11.7 设定添加源文件属性如图11.8所示，双击源文件可以查看、修改源文件。图11.8 查看源文件4. 定义顶层设计如图11.9所示，完成源文件添加后，综合之前需要设定顶层文件：右击顶层文件 【Set as Top Module】。本实验只有一个源

7、文件，所以默认设置为顶层文件，【Set as Top Module】为灰色，不可编辑。图11.9 设定顶层文件5. 综合综合是将设计输入（HDL语言及原理图等）翻译成与、或、非、RAM及触发器等基本逻辑单元的过程，并且输出网表文件，同时此过程根据约束条件优化所生成的逻辑连接。综合工具可以是第三方EDA工具（如Spnplify/Synplify Pro），本实例使用ISE集成的综合工具XST。如图11.10所示，在ISE工程界面的【Sources】窗格中，选中【Sources】选项，在【Sources For】下拉列表中选择【Implementation】选项（默认为此选项）。在【Process

8、es】窗格中双击【Synthesis-XST】选项，或右击选择【Run】命令，XST开始综合设计，综合完成无误会在【Synthesis-XST】选项左边出现绿色对勾。综合完成后会自动在项目文件夹下生成NGC网表文件，设计中也可以直接用NGC网表文件作为设计输入，通过添加约束、翻译、映射、布局布线、生成目标文件和烧录FPGA。大型设计往往动辄上千条且通常可以忽略的warning，但不检查这些warning是绝对不允许的，开发人员尽量不要把问题留到下一阶段。图11.10 综合双击【View RTL Schematic】，打开RTL级视图，如图11.11所示。图11.11 RTL视图双击RTL视图，

9、会进入设计模块划分视图，如图11.12。由于本实例较小，只有一个模块。图11.12 设计模块划分视图双击设计模块划分视图，会进入门级实现视图，如图11.13。图11.13 门级实现视图11.3 VHDL的FPGA物理实现1. 约束对于FPGA设计，在布局布线时需要对布线过程进行控制，即约束。约束有引脚约束和时序约束，引脚约束是必需的，要为设计的端口指定器件引脚；时序约束指定内部频率和接口时序，小型设计可以不设定，大型设计则必须考虑，本实例较小，没有设定时序约束。如图11.14，双击【Floorplan IO Pre-Synthesis】，出现图11.15。图11.14 引脚约束如图11.15所

10、示，单击【Yes】，打开引脚约束界面。图11.15 生成引脚约束文件提示使用图形界面编辑的约束会添加到约束文件 *.ucf 中，设计者也可以根据约束语法直接编辑UCF文件。引脚约束除了约束位置外，还可以约束点评标准和驱动电流等，本设计只约束位置，其他采用默认值。如图11.16所示，在【Design Browser】窗格中选中【I/O Pins】选项，然后在【Design Object List 】窗格中的【Loc】对应栏填写FPGA对应管脚位置。图11.16 设置引脚约束编辑完成后，保存文件，弹出图11.17所示弹窗，单击【OK】保存。图11.17 保存引脚约束文建如图11.18所示，保存引脚

11、约束后会在顶层文件下产生一个 *.ucf 文件。单击选中UCF文件，在【Processes】窗格点开【User Constraints】，双击【Edit Constraints （Text）】选项，可以查看、编辑、修改UCF文件，然后保存，和通过图形界面修改一样可以编辑UCF文件。图11.18 查看UCF文件2. 实现在ISE工程的【Processes】窗格展开【Implement Design】选项，然后双击【Implement Design】选项，或者右击选择【Run】命令，依次执行下面三个过程：（1） Translate：将输入的网表和约束信息转换为Xilinx可识别的逻辑连接（2） M

12、ap：将设计映射到器件内部的各种资源（slice 和 RAM等）（3） Place & Route：完成设计在器件共的布局布线布线完成后的界面如图11.19所示。Implement过程中的【warning】和【error】窗格和过程信息都显示在下面的【Console】窗格中。如图11.20所示，打开【Design Summary】窗格，可以看到资源占用列表。在【Design Summary】窗格中可以打开综合、布局布线过程的所有报告，如图11.21所示，其中重要的有Place and Route Report 和 Pinout Report。图11.19 实现设计图11.20 查看报告图11.

13、21 查看资源利用3. 生成下载文件在【Processes】窗格中右击【Generate Programming File】选项，选择【Properties】选项，弹出图11.22所示设置界面。在【Category】窗格中选中【Startup Options】选项，在右侧修改【FPGA Start-Up Clock】选项为JTAG Clock，单击【OK】。图11.22 配置时钟配置完成后，在【Processes】窗格中双击【Generate Programming File】选项，或右击选择【Run】。完成后【Generate Programming File】左侧出现绿色对勾，如图11.2

14、3所示，此时在工程文件夹下已生成 *.bit 下载文件。图11.23 生成下载文件4. 使用iMPACT烧录FPGAiMPACT是ISE集成的配置工具，主要功能包括生成PROM格式下载文件、为FPGA/CPLD/PROM下载配置文件和检查配置是否成功等。iMPACT支持的配置模式共有5种： Boundary Scan（边界扫描） Slave Serial（从串） SelectMap Desktop Configuration Direct SPI Configuration边界扫描模式标准统一，可以通过JTAG端口配置FPGA/CPLD/PROM等多种器件，应用最为广泛。本实例也采用边界扫描模

15、式进行FPGA配置，配置文件为上步生成的bit文件。首先，搭建硬件环境，即用JTAG电缆连接FPGA和计算机。确认连接正确后，在【Processes】窗格中展开【Configure Target Device】选项，双击【Manage Configuration Project（iMPACT）】，进入图11.24界面。图11.24 配置模式选择选择边界扫描模式，即【Configure devices using Boundary-Scan （JTAG）】，单击【Finish】。由于所选开发实验板上有FPGA和PROM两个下载器件，进入配置界面后如图11.25所，有两个配置器件。第一个弹窗选择F

16、PGA配置文件，选择生成的bit文件，单击【Open】。图11.25 选择FPGA配置文件由于本实例没有生成PROM配置文件，在图11.26配置PROM界面，单击【Bypass】，跳过此步。图11.26 选择PROM配置文件配置文件选择完成后，接入图11.27界面，设置具体参数，这里选择默认值，单击【OK】。图11.27 配置参数如图11.28所示，右击FPGA器件，选择【Program】，开始烧录FPGA。图11.28 烧录FPGA如图11.29所示，成功烧录FPGA。由于没有生成PROM文件，本实例没有烧录PROM。图11.29 烧录FPGA成功FPGA下载完成后，利用示波器、逻辑分析仪等仪器即可对FPGA试验板进行硬件测试。