EDAII设计详解Word文档下载推荐.docx

1、2.1 多功能电子数字钟整体设计方案.42.2多功能电子数字钟整体电路.6三 基础功能模块设计63.1分频电路模块. 63.2计时电路模块10 3.2.1秒部计时10 3.2.2分部计时11 3.2.3时部计时.13 3.2.4整合电路143.3控制电路模块.15 3.3.1消颤15 3.3.2快速较分，校时16 3.3.3保持17 3.3.4清零183.4整点报时电路模块.183.5译码显示电路模块.19四 附加功能设计.204.1周历功能.204.2闹钟功能.21五 调试编译，管脚分配及编程下载.244.1调试编译.244.2管脚分配.244.3编程下载.25六 实验总结与感想.25七 参

2、考文献.26一设计要求1、要求简介设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时和校分及整点报时等功能。2、设计基本要求（1）能进行正常的时、分、秒计时功能；（2）分别由六个数码管显示时分秒的计时；（3）K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；（4）K2是系统的清零开关（K2=0正常工作，K2=1时钟分、秒全清零）；（5）K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；（6）K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；（7）使时钟具有整点报时功能（当时钟计到5

3、953”时开始报时，在5953”，5955”，5957”时报时频率为500Hz，5959”时报时频率为1KHz）。3、设计提高部分要求（1）闹表设定功能；（2）万年历功能；（3）自己添加其他功能。4、仿真与验证用Quartus软件对设计电路进行功能仿真，并下载到SmartSOPC实验箱上对其功能进行验证。二方案论证2.1 多功能电子数字钟整体设计方案 图2.1多功能电子数字钟整体设计方案模块图分频电路：为获得准确的计时时间，因此必须有精确的脉冲信号。由于实验条件受限，可以使用的脉冲频率源频率为48MHZ，所以需要通过自行设计分频电路以此来获得实验钟所需要用到的信号频率（包括1Hz,2Hz,50

4、0Hz,1000Hz）。计时电路：为产生秒位，需要设计一个模 60 计数器，对 1HZ 的脉冲进行秒计数，产生秒位；为产生分位，设计一个模 60 计数器，但分位的计数信号是由秒部的进位信号产生的；为产生时位，设计一个模 24 计数器，利用分位的进位信号进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。消颤电路：由于在拨动控制开关时会产生一串频率很高的脉冲信号，若不采取措施，会造成电路的误操作。因此，可以利用D锁存器，消除这种因机械颤动而造成的不良后果。控制电路：具有清零，快速校时，快速较分，保持的功能，由控制开关控制。报时电路：在5953, 5955

5、, 5957, 5959进行报时，5953, 5955, 5957低声（f=500Hz）, 5959高声报时（f=1000Hz）。显示电路：显示功能是通过数据选择器、译码器、码转换器和 7 段显示管实现的。因为实验中只用一个译码显示单元， 所以通过1个6选1的 MUX 和一个 3-8 译码器配合，根据计数器的信号进行数码管的动态显示。利用人眼的视觉暂留特性，只要频率达到一定的数值，就会产生六个显示数字同时亮的效果，即所说的动态显示。2.2多功能电子数字钟整体电路 图2.2多功能电子数字钟整体电路三基础功能模块设计3.1分频电路模块在该电子数字钟中，需要用到频率有1Hz,2Hz,500Hz和10

6、00Hz ，可用串联式分频原理获得。如下图3.1.1所示。图3.1.1下图3.1.2是分频的电路原理图。图3.1.2分频总电路下列各图分别是各分频模块的电路图（图3.1.3图3.1.9）图3.1.3 6分频原理电路图图3.1.4 6分频仿真波形图图3.1.5 8分频原理电路图图3.1.6 8分频仿真波形图图3.1.7 1000分频原理电路图图3.1.8 2分频原理电路图图3.1.9 2分频仿真波形图3.2计时电路模块24小时计时电路分为秒、分、时三个模块，其中，秒、分模块均采用模60计数器，而时模块采用模24计数器。因此，分别将各模块设计完成后，再将各自所对应的低位进位信号作为时钟信号，串接而

7、成即可。 3.2.1秒部计时 根据74160的功能特性，当端ENT,ENP同时接高电平时，正常计数。所以将个位的进位输出端RCO与十位的端ENT,ENP连接。由于是模60计数器，若利用异步清零端，会出现组合电路的冒险（即在十位00110100，可能会出现短暂的011X状态，会导致清零的结果）。所以应该利用同步置数端，在十位0101，个位1001进行置数（即起到了清零的功能）。而对于秒部来说，它的进位信号是频率为1Hz的脉冲信号。对于秒部计时而言，由于它是进位的最起始端，所以可以将之作为保持信号的控制端，即利用对“ENP端”的输入高低电平的控制实现保持功能（高电平为正常计时，低电平为功能保持）。

8、如下图3.2.1.1和图3.2.1.2所示。图3.2.1.1 秒部计时原理电路图图3.2.1.2 秒部计时仿真波形图 3.2.2分部计时 由于分部计时也是模60计时器，与秒部相同，所以设计原理相似，唯一不同的是分部的计时信号是秒部的0101,10010000,0000所产生的上升沿（取反，由下降沿变换成上升沿）。 因为该电子钟还具有快速较分功能，所以可在分部的计时信号中加入较分信号。 如下图3.2.2.1，图3.2.2.2所示。图3.2.2.1 分部计时原理电路图图3.2.2.2 分部计时仿真波形图下图3.2.2.3和图3.2.2.4是分，秒部串接而成的总电路图和仿真波形图。图3.2.2.3

9、分秒计时总电路原理图图3.2.2.4 分秒计时仿真波形图3.2.3时部计时 时部计时与分秒计时不同，时部时24小时制，所以应该是模、24计时器。时部的计时信号是分部的0101,10010000,0000所产生的上升沿（取反，由下降沿变换成上升沿）。如下图3.2.3.1图3.2.3.2所示。图3.2.3.1 时部计时原理电路图图3.2.3.2 时部计时仿真波形图 3.2.4整合电路将时分秒各部串接起来，即可得到时分秒的整合电路。如下图3.2.4.1和图3.2.4.2所示。图3.2.4.1 时分秒计时整合原理电路图图3.2.4.2 时分秒计时仿真波形图3.3控制电路模块 3.3.1消颤由于在拨动控

10、制开关时会产生一串频率很高的脉冲信号，可以利用D锁存器，消除这种因机械颤动而造成的不良后果。从上图的仿真波形图可以看出，当开关拨动时，虽然有高频的抖动，但由于D触发器的作用，输出电平可以有效地减少这种负作用。如下图3.3.1.1和图3.3.1.2所示。图3.3.1.1 消颤原理电路图图3.3.1.2 消颤电路仿真波形图3.3.2快速校分，校时 所谓的快速较分，校时就是不需要秒部，分部满60才进1。相反，只要当校分，校时开关打开时，即可以校分，校时的特定频率进行计数。因此，可以在各自的计时信号输入端加入校分，校时开关和计时信号即可。在此实验中计时信号采用相同的频率，所以只要接入对应的校时（分）开

11、关信号即可。如下图3.3.2.1所示。图3.3.2.1 校时（分）原理电路图3.3.3保持 由于秒部是这个整体计时电路的最基础的模块，时，分部的计时信号都由此产生，所以只要控制秒部的使能端，就能控制整体电路的使能开关，即利用秒部的端ENP=0（ENP输入保持信号开关），ENT=1时，实现保持功能。如下图3.3.3所示。 图3.3.3 保持原理电路图3.3.4清零由于秒，分部的计数模块的归“0000”使用的是同步置数，所以清零端直接输入清零信号开关即可；对于时部，计数模块是利用异步清零，所以需要将计数的异步清零信号和外部的清零开关整合为一体。如下图3.3.4所示。图3.3.4 时部清零信号3.4

12、整点报时电路模块电路具有如下要求，蜂鸣器要能够在59分53秒、55秒、57秒发出低音（频率f3=500Hz），而在59分59秒发出高音（频率f4=1000Hz）。根据要求,得到下表:时刻分十位分个位秒十位秒个位m8m7m6m5m4m3m2m1s8s7s6s5s4s3s2s159分53秒01011001001159分55秒59分57秒011159分59秒 经化简,可得:如下图3.4所示。图3.4 报时原理电路图3.5译码显示电路模块在此实验中采用的是动态显示电路，利用人眼的视觉暂留特性，只要频率达到一定的数值，就会产生六个显示数字同时亮的效果,所以进行对数码管的选择频率应该足够高（在此实验中用1

13、KHz）。利用74160计数器所产生的选择信号，再用数据选择器（74151）对所需要显示的数据进行选择。将74151数据选择器所选择出的显示数字的二进制信号输入7447，即可显示对应的各段（a,b,c,d,e,f,g）。如下图3.5所示。图3.5 显示原理电路图四附加功能设计4.1周历功能 根据一周7天，所以用0111（7）作为置数信号（清零功能）。采用级连的结构，将计时模块的时部进位信号（即满24）作为周历模块的计时信号，如下图4.1所示。图4.1 周历功能原理电路图4.2闹钟功能 闹钟的主要功能是能够随意设置时间，并在预先设置的时间进行提示（可用彩铃，此处使用频率为1000Hz的蜂鸣器）。

14、为了防止已设置好的 时 间改变，所以采用D锁存器，利用开关C（接入锁存器的C端）来决定是否改变已设置好的时间。如下图4.2.1所示。 为了保证在已设置好的时间时候响铃，采用比较电路当计时器的输入信号与已设置好的时间相同时，就输出高电平，否则为低电平。如下图4.2.2所示。 由于所输出的比较信号之维持单位时间，所以需要用JK的置“1”功能将比较信号维持。另外，还需额外添加一个开关（naozhongKEY）控制彩铃的结束与否。如下图4.2.3所示。 下图4.2.4时闹钟的封装电路。4.2.1 定时原理电路图图4.2.2 比较原理电路图图4.2.3 维持比较信号原理电路图图4.2.4 闹钟封装总电路

15、五调试编译，管脚分配及下载5.1调试编译在文件编辑完成后，将文件设置为顶层实体；选择工具栏中“Processingstart complication”进行全编译，在编译过程中，若有任何错误，编译将会停止，则需要返回原文件进行编辑修改，修改后再次保存（若中途编译了其他文件，则需要再次将要被编译的文件设置为顶层实体），再编译直至文件通过。5.2管脚分配编译成功后，进行管脚分配，选择“AssignmentsPins”，在打开的对话框中的“Location”栏中选择相应的管脚填入，并将未用到的管脚置为三态（as input tri-stated），管脚分配图如下图5.2.1所示。图5.2.1 管脚分

16、配示意图5.3编程下载在主菜单选FileSave保存文件，再次编译项目，生成.sof文件，以用于下载。 在主菜单Tools 选Programmer，选择Program/Configure，再选择Start，将程序下载到SmartSOPC实验系统中运行，检验结果是否正确。六实验总结与感想 经过一周的实验，可以很笃定的说自己的收获很大。一方面，从实际角度来说，学会了如何使用Quartus软件，应该可以称得上是小有熟练的！另一方面，从心理角度来说 ，自己经历了对一项新实物的陌生，开始接触到逐渐掌握。说实话，自己对新知识的接受能力不是很强，所以不得不向同学求助。所以，真的很感激周围同学的耐心解答与帮助

17、。从一开始的“墨守成规”在设计各模块的初期，因为对应用总线的不确定，所以只能一一列举，这也导致了我浪费了很多宝贵的时间，到后期的熟练掌握经过与同学的交流，才发现有些步骤可以简化甚至是省略，的确真真切切经历了接受新事物的历程。现在一想到第一节课上因为对Quartus软件陌生而产生的畏惧，就觉得当初的自己心理能力很差，而正因为经历了这一历程，在以后的学习和生活才不会再像之前畏缩。 在实验项目设计中，最大的感想就是：看似复杂的东西其实只是由许多个很简单的模块拼装而成的。所以，在设计具有多种功能的电路时，将之划分为多个小模块，无论从心理上还是设计工作上，都会简单多了。 通过本次多功能数字计时器的设计，

18、对于稍具规模的集成电路有了初步的了解。而此次实验与之前最大的不同就是原来的实验都是建立在对实物的连接上，而这次是利用软件设计并将之与硬件结合，对应用软件解决问题打下了基础。可以说，这次实验让我对“从理论到实践”有了初步的认识与了解，更透彻的意识到理论的重要性，而不仅仅是纸上谈兵。 在设计这种时序电路时，应该充分考虑到“竞争冒险”这一类的问题。例如，在设计计时器的分部和秒部时，若采用清零端的“异步清零”功能，在出现0110状态时异步清零，就会可能在“00110100”出现短暂的“011X”状态，则会发生异步清零，导致功能紊乱。所以，在此使用“同步置数”功能实现模60的计数。 当然，老生常谈的问题

19、细心。在编程下载后，秒部个位的显示管可以正常计时，但显示的是“乱码”；报时功能在5959时不能实现。起初认为是显示电路的问题，但仔细检查了多次以后仍然没有发现问题让在自己苦恼不已。然后“抱着试试看的态度”检查了前面的电路，发现仅仅时因为把“d”输成了”a”而导致显示功能和报时功能无法正常实现。所以，“细节决定成败”。 最后，发现掌握一门编程语言真的很重要。若自己能够掌握编程语言，就会把问题简化好多好多。所以，以后应该尝试自学一下！最后感谢谭雪琴老师对我们的悉心指导和帮助！七参考文献1.蒋立平主编，数字逻辑电路与系统设计 第2版，电子工业出版社2.南京理工大学电子技术中心编，EDA设计实验指导书