实验六数字秒表的设计Word格式文档下载.docx

1、成绩一、实验目的熟悉Quartus的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。二、实验设备GW48系列SOPC/EDA实验开发系统实验箱一台计算机一台三、实验原理设计思想：每当满999时进1，而再当满59时再进1，再满时向前进1，这次的实验会用到7个7段数码管，采用显示译码方式在数码管上显示出各位记数值。NOTE:采用电路模式0，CLK使用1HZ的clock0。四、设计原理及步骤1、利用Quartus完成十进制和六进制的文本输入并进行波形仿真。六进制源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEE

2、E.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 ISPORT （clk,rst,en:IN STD_LOGIC;dout:OUT STD_LOGIC_VECTOR（3 DOWNTO 0）;cout:OUT STD_LOGIC）;END CNT6;ARCHITECTURE behav OF CNT6 ISBEGINPROCESS（clk,rst,en）VARIABLE Q : STD_LOGIC_VECTOR（3 DOWNTO 0）;IF rst=0 THEN Q := （OTHERS=）;ELSIF clkEVENT AND clk=1 THENIF en=IF Q5

3、 THEN Q:=Q+1;ELSE Q:END IF;IF Q=0 THEN cout=;ELSE coutdoutclk,RST=rst,EN=en,dout=L0,cout=Q0）;Ub:Q0,RST=L1,cout=Q1）;Uc:Q1,RST=L2,cout=Q2）;COUT1Q2,RST=L3,cout=Q3）;U1:CNT6 PORT MAP （CLK=Q3,RST=L4,cout=Q4）;COUT2L5,cout=Q5）;U3:Q5,RST=L6,cout=Q6）;COUT= Q0 AND Q1 AND Q2 AND Q3 AND Q4 AND Q5 AND Q6;图5时序仿真的波

4、形图图6 RTL图图7 引脚锁定图图8实验电路模式0说明：Clk锁定clock5，en锁定键8，rst锁定键7,L0_L7锁定数码管1到数码管7.五、实验结论及体会本次试验说简单又有一点点的难度，这就要看我们的元件列化语句的掌握情况了，因为这个实验前面的十进制呵呵六进制都是我们写过多遍的，还好我的元件列化语句还是算可以的，所以在写程序上面没多大的难度。这次试验出现了一点点的问题那就是引脚锁定的时候锁键3和键4的时候时序仿真图会出现错误，错误是在7的时候进位了，但是锁键7和键8却不会出现这样的错误。这就使我难办了啊，最后老师给我的答案是引脚的扩展功能的影响。看来我们锁引脚的时候还得注意一下引脚的扩展功能啊。试验最主要的就是细心和耐心，当我们拥有这两点之后我们将会过关斩将，不畏困难。