课程设计Word下载.docx

1、序号评价项目指 标（优秀）满分评分1选题难度选题难度较高，或者对原题目进行了相当程度的改进。102工作量、工作态度和出勤率工作量饱满，工作努力，遵守纪律，出勤率高，工作作风严谨，善于与他人合作。3课程设计质量按期圆满的完成了规定的任务，方案设计合理，思考问题全面，系统功能完善。404报告质量问题论述思路清晰，结构严谨，文理通顺，撰写规范，图表完备正确。305回答问题在进行课程设计程序系统检查时，能正确回答指导教师所提出的问题。6创新（加分项）工作中有创新意识，对前人工作有改进或有应用价值。在进行系统检查时能对创新性进行说明，并在报告中有相应的论述。+5总分评语：指导教师： 2012 年 6 月

2、 10 摘 要 介绍EDA 技术的特点以及设计流程,强调EDA 仿真技术在现代电子系统的重要地位及作用。以MAX+PLUS II为平台,采用自顶向下分层次、模块化的设计方法，设计了一个可以设置初始时间和清零的电子时钟控制电路，从中可体现出数字系统的硬件设计向软件化方向发展的新思路。EDA技术在电子信息，通信，自动控制用计算机等领域的重要性日益突出。作为一个学习通信工程专业的学生，我们必须不断的了解更多的新产品信息，这就更加要求我们对EDA有个全面认识。本程序设计的是基于VHDL的数字时钟，采用EDA作为开发工具，VHDL语言为硬件描述语言，QUARTUSII作为程序的运行平台，所开发的程序经过

3、调试运行，波形仿真验证，初步实现了设计目标。 关键词: EDA 技术; 设计; AHDL语言目录第1章 概 述 11.1 EDA的概念 11.2 EDA的工作平台 2第2章 数字钟的系统分析 32.1设计目的 32.2功能说明 32.3实验原理 32.4系统硬件 4第3章 数字钟的底层电路设计 53.1设计规划 53.2设计说明 53.3底层电路程序 6第4章 数字钟的顶层文件设计 134.1设计说明 134.2顶层文件程序 13第5章 数字钟的测试与运行 175.1数字钟的编译与仿真 175.2数字钟的适配与测试 20结 论 22参考文献 23第1章 概 述1.1 EDA的概念 EDA（电子

4、线路设计座自动化）是以计算机为工作平台、以硬件描述语言（AHDL）为设计语言、以可编程器件（CPLD/FPGA）为实验载体、以ASIC/SOC 芯片为目标器件、进行必要的元件建模和系统仿真的电子产品自动化设计过程。EDA源于计算机辅助设计，计算机辅助制造、计算机辅助测试和计算机辅助工程。利用EDA 工具,电子设计师从概念、算法、协议开始设计电子系统，从电路设计，性能分析直到PCB 版图生成的全过程均可在计算机上自动完成。EDA 代表了当今电子设计技术的最新发展方向，其基本特征是设计人员以计算机为工具，按照自顶向下的设计方法，对整个系统进行方案设计和功能划分, 由硬件描述语言完成系统行为级设计，

5、利用先进的开发工具自动完成逻辑编译、化简、分割、综合、优化、布局布线、仿真及特定目标芯片的适配编译和编程下载，这被称为数字逻辑电路的高层次设计方法。 EDA 技术的主要特征 作为现代电子系统设计的主导技术，EDA 具有几个明显特征:1. 用软件设计的方法来设计硬件 硬件系统的转换是由有关的开发软件自动完成的, 设计输入可以是原理图或AHDL 语言,通过软件设计方式的测试,实现对特定功能硬件电路的设计，而硬件设计的修改工作也如同修改软件程序一样快捷方便, 设计的整个过程几乎不涉及任何硬件,可操作性、产品互换性强。2. 基于芯片的设计方法 EDA 设计方法又称为基于芯片的设计方法，集成化程度更高，

6、可实现片上系统集成,进行更加复杂的电路芯片化设计和专用集成电路设计,使产品体积小、功耗低、可靠性高；可在系统编程或现场编程,使器件编程、重构、修改简单便利，可实现在线升级;可进行各种仿真，开发周期短，设计成本低，设计灵活性高。3.自动化程度高 EDA 技术根据设计输入文件, 将电子产品从电路功能仿真、性能分析、优化设计到结果测试的全过程在计算机上自动处理完成，自动生成目标系统，使设计人员不必学习许多深入的专业知识，也可免除许多推导运算即可获得优化的设计成果，设计自动化程度高,减轻了设计人员的工作量，开发效率高。4.自动进行产品直面设计 EDA 技术根据设计输入文件（HDL 或电路原理图），自动

7、地进行逻辑编译、化简、综合、仿真、优化、布局、布线、适配以及下载编程以生成目标系统,即将电子产品从电路功能仿真、性能分析、优化设计到结果测试的全过程在计算机上自动处理完成。1.2 EDA的工作平台1.2.1 EDA硬件工作平台1.计算机。2.EDA实验开发系统：EDA-V。1.2.2 EDA 的软件工作平台 EDA工具软件可大致可分为芯片设计辅助软件、可编程芯片辅助设计软件、系统设计辅助软件等三类。目前进入我国并具有广泛影响的EDA软件是系统设计软件辅助类和可编程芯片辅助设计软件：Protel、Altium Designer、PSPICE、multiSIM10（原EWB的最新版本）、OrCAD

8、、PCAD、LSIIogic、MicroSim、ISE、modelsim、Matlab等等。这些工具都有较强的功能，一般可用于几个方面，例如很多软件都可以进行电路设计与仿真，同时还可以进行PCB自动布局布线，可输出多种网表文件与第三方软件接口。 按主要功能或主要应用场合，分为电路设计与仿真工具、PCB设计软件、IC设计软件、PLD设计工具及其它EDA软件 第2章 数字钟的系统分析 2.1设计目的1.掌握多位计数器相连的设计方法。2.掌握十进制，六进制，二十四进制计数器的设计方法。3.继续巩固多位共阴极扫描显示数码管的驱动，及编码。4.掌握扬声器的驱动。5.LED灯的花样显示。6.掌握CPLD技

9、术的层次化设计方法。2.2功能说明2.具有清零，调节小时、分钟功能。3.具有整点报时功能，整点报时的同时LED灯花样显示。2.3实验原理在同一EPLD芯片EPF10K10上集成了如下电路模块：1时钟计数： 秒60进制BCD码计数； 分60进制BCDD码计数； 时24进制BCDD码计数；同时整个计数器有清零，调分，调时功能。在接近整数时间能提供报时信号。2具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。编码和扫描可参照“实验四”。3扬生器在整点时有报时驱动信号产生。4. LED灯按个人口味在整点时有花样显示信号产生。2.4系统硬件1主芯片EPF10K10LC84-4。28个L

10、ED灯。3扬声器。48位八段扫描共阴级数码显示管。5三个按键开关（清零，调小时，调分钟）。第3章 数字钟的底层电路设计3.1设计规划该数字钟可以实现3个功能：计时功能、整点报时功能和重置时间功能，因此有3个子模块：计时、报时（alarm1）、重置时间（setmin1、sethour1）。其中计时模块有3部分构成：秒计时器（second1）、分计时器（minute1）、时计时器（hour1）。1. 秒计数模块：秒计数，在频率为1HZ的时钟下以60次为循环计数，并产生进位信号影 响分计数。2. 分计数模块：分计数，在秒进位信号为高电平时，计数一次，同样以60次为一个循环计数，同时产生分进位信号影响

11、时计数。3. 时计数模块：时计数，在分进位信号为高电平时，计数一次，以24次为一个循环计数。4. 时间显示模块：通过选中不同的数码管，同时进行一定频率的扫描显示时，分，秒。5. 时间设置模块：设置调试使能端，可以调时，分。基本功能是在使能端为高电平时，可以使时和分循环计数；6. 整点报时模块：在秒计数到50秒时，同时分计数到59分开始，丰鸣器产生每个2秒的鸣叫（500HZ），到整点是产生750HZ的鸣叫。7. 闹钟模块：在设定闹钟闹铃时间后，当闹钟使能端有效时，可在闹铃时间闹铃，并有彩灯显示。3.2设计说明首先分析数字时钟，得出进位法则大体相同，故所得时分秒进位方式语法基本相同，因此可以将时分

12、秒定义成六位输出端口，即分别将时分秒定义为3个component，分别给予设计。3.3底层电路程序3.3.1 秒计时器（VHDL语言编译）其代码如下：（VHDL语言）：LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY second ISPORT（clk,reset,setmin:IN STD_LOGIC;enmin:OUT STD_LOGIC;daout:out std_logic_vector（6 downto 0）;END entity second;ARCHITECTURE fu

13、n OF second ISSIGNAL count:STD_LOGIC_VECTOR（6 downto 0）;SIGNAL enmin_1,enmin_2:STD_LOGIC;BEGINdaout=count;enmin_2=（setmin and clk）;enmin=（enmin_1 or enmin_2）;process（clk,reset,setmin）beginif（reset=0） then count=0000000;elsif（clkevent and clk=1）thenif（count（3 downto 0）=1001if（count16#60#）thenif（count

14、=1011001enmin_1=countelse=count+7;end if;elsif（count=count+1; after 100 ns;end process;end fun ;秒计时器实际上是一个60进制的计数器，它从时钟脉冲接受脉冲信号，每当一个脉冲信号来时，秒就自动加1，所以，输入的时钟信号应该是的频率应该是1hz,当秒计满60时，发出一个脉冲信号给分组件，再将本身清零。这样，每计满60s,分钟就加1，正好按着正常的时间规律计时。3.3.2分计时器（VHDL语言编译）其代码（VHDL语言）如下：ENTITY minute ISclk,clk1,reset,sethour:e

15、nhour:END entity minute;ARCHITECTURE fun OF minute ISSIGNAL enhour_1,enhour_2:enhour_2=（sethour and clk1）;enhour=（enhour_1 or enhour_2）;process（clk,reset,sethour）enhour_1ELSEafter 100 ns;END fun;分计时器也是一个60进制的计数器，它从秒计时器的脉冲输出端接受脉冲信号。每当一个脉冲信号来时，分就自动加1，当分计满60时，发出一个脉冲信号给时组件，再将本身清零。这样，每计满60MIN，小时就加1，正好按着正

16、常的时间规律计时。该模块还能对分进行数字调整，并可以将其全部清零。3.3.3时计时器（VHDL语言）代码如下：ENTITY hour ISclk,reset:out std_logic_vector（5 downto 0）;END entity hour;ARCHITECTURE fun OF hour ISSTD_LOGIC_VECTOR（5 downto 0）;process（clk,reset）000000if （count（3 downto 0）=16#23#）then16#23#）thenEND fun；时计时器是一个24进制的计数器，它从分组件的脉冲信号输出端接受脉冲信号，每当一个

17、脉冲信号来时，时就自动加1，并且输出个信号给时组件，直到计满24，再将本身清零。该组件还能对时进行数字调整，并可以将其全部清零。3.3.4时间显示Deled（VHDL语言）ENTITY deled ISPORT（num:IN std_logic_vector（3 downto 0）;led:OUT std_logic_vector（6 downto 0）;end deled;ARCHITECTURE fun OF deled ISled1111110when num=0000011000000011101101001011110010011011001101001011011010110111

18、11011011100000111111111110001111011111011110100011111101110011101100011110111011001111111010001111111Deled模块是一个简单的电路，它的功能将时、分、秒三个组件中所计的数编码后，能对应在七段数码管山显示成数字形式。3.3.5报时模块alert（VHDL语言）ENTITY alert ISclk:dain:IN STD_LOGIC_VECTOR （6 DOWNTO 0）;speak:lamp:OUT STD_LOGIC_VECTOR （2 DOWNTO 0）;END alert;ARCHITEC

19、TURE fun OF alert ISsignal coun:std_logic_vector （1 downto 0）;signal count1:speaker:process（clk）speak10count100=count1+1;end process speaker;lamper:if（rising_edge（clk）thenif（counif（coun=lamp001elsif（coun=01010100coun=coun+1;end process lamper;报时模块也是个简单的程序，它的功能是：当每满一个小时时，有该组件输出一个脉冲信号给试验箱上的喇叭，喇叭会相应其信号

20、，能持续发出一段蜂鸣声，从而达到报时的目的。3.3.6译码模块seltime（VHDL语言）use ieee.std_logic_arith.all;ENTITY seltime ISclk1,reset:sec,min:IN STD_LOGIC_VECTOR（6 downto 0）;hour:in std_logic_vector（5 downto 0）;OUT STD_LOGIC_vector（3 downto 0）;dp:OUT std_LOGIC;sel:out std_logic_vector（2 downto 0）;END seltime;ARCHITECTURE fun OF seltime ISSTD_LOGIC_vector（2 downto 0）;sel101case count iswhen=sec（3 downto 0）;dpdaout（3）daout（2 downto 0）daout（3 downto 2）daout（1 downto 0）=hour（5 downto 4）;end case;end fun;译码模块时时钟显示的最重要的部件，它的功能时将时、分、秒共六位译码输出显示在六位的led显示器上。它的时