Allegro精华荟萃Word文档格式.docx

1、width,height 配置字体大小4、ALLEGRO 鼠线不能只显示当前屏幕上的PIN 的鼠线,全屏布线时高亮不明显方法一：可以在 setup-user preference-display 中，勾选display_nohilitefont 项，将高亮设为实线显示；方法二：改变高亮颜色。点击Hilight 按钮，右面控制面板的Option 栏会提供可选择的颜色表；方法三：使用 Shadow Mode，明暗的对比度可以在Colorand Visibility 中的Shadow Mode 项调整。5、隐藏铺铜setup/user preference/display/shape_fill/no

2、_shape_fill6、移动器件时显示飞线Options 下stretch etch 选项去掉7、显示盲埋孔标号Setup/Design Parameter Editor 中Display 下勾选Via Labels即可。8、Waive DRCs执行 Display/ Waive DRCs，此功能可隐藏特定的DRC 错误，并加上注释。9、CreatDatatip在 Setup-Datatip customization 里面可以设置你鼠标放上去后提示的内容（比如鼠标放在元件上面时会提示封装名称，编号等）10、执行Skill（1）、设定Allegro.ilinit要执行 skill，先需将sk

3、ill 载入Allegr 中。所以你必须先编辑Allegro.ilinit。在环境变量设置的路径下找到一个的资料夹，在中新增Allegro.ilinit，其中作用为设定档案的路径及自动载入哪些档案，其内容及语法如下setSkillPath（buildString（a ppend1（getSkillPath（）“D:/skill），load（xxx.il）；其中D:/skill 是放置的路径，为宣告自动载入哪些档案（）、执行skill每一个 skill 档案都会说明如何在Allegro 中执行指令；若不了解说明内容，可以用文字编辑器打开skill文件（xxx.il），寻找axlCMDRegist

4、er （“XXX” ），11、封装库路径设置12、导网表13、模块复用14、典型八层板示意图15、丝印尺寸和摆放方向16、关于 dangling connection 一共有三种： dangling line：至少有一端悬空的 line dangling Vias：少于 2 条引出线（test point 除外） Antenna Vias： VIA 的开始层与终止层， 都有引线时， 过孔没有天线效应， 否则类似于 stub，则存在天线效应。 一般，dangling line 和 dangling Vias 需要予以去除，Antenna Vias 一般不 用理会，因为涉及到使用 BB VIA 或

5、者背钻技术才能去除，而两种方法的成 本均很高。17、光绘设置范围18、19、20、21、22、23、24、25、26、27、28、6、8层板最佳叠构29、盲埋孔线距30、如何对齐元器件31 做完原理图设计之后，想要设置Intersheetreferences的时候，老是提示“ERROR#8003Morethanonepageisnumbered1.”我发现每次new的name都是1，而且没办法改，因为是灰的。不晓得在哪能设置。好像和sheet无关这个错误1.原因是有多页原理图的页码都是1引起，可以通过双击原理图右下角的titleblock，修改它的属性，主要是修改count和pagenumbe

6、r即可32、Artwork,前面加数字可以按照数字顺序来排列01_top02_bot03_silkscreen top33. 布线时怎样捕捉到目标点：走线必须要打开的项pin via cline segs打钩Snap to connect point，效果是这样的取消前面的勾，效果是这样的34、栅格设置为5mil，如果空间比较大，可以设置为5mil的整数倍，这样便于元件的对齐35、DXF导入新建一个DXF_0101,导入后，先copy一份，然后change到outline，在outline前面打勾36、DRC标志设置为100,这样便于错误的查找，setup-designer parameter

7、sdrc marker size37、常规字体设置1用于高密度板，2常规3空间充足38、常见的板厚：0.6 0.8 1.0 1.2 1.6 2.0mm39、常规6层板top- gnd02- art03- art04- pwr05- bottom。 gnd层和电源层可以走线，信号art层也可以铺电源的。第3层和第4层的走线错开，不要重叠，这样可以避免产生串扰。top- gnd02- art03-gnd04- pwr05- bottom,忽略pcb板成本的情况下，art03走关键信号，上下层参考gnd平面，又在内层，不容易受外界的干扰。40、差分对和其它信号线的距离保持12mil以上（经验值）空间允许设置为20mil