Verilog设计练习十例及答案文档格式.docx

1、 initial /initial常用于仿真时信号得给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; #100 $stop; /系统任务,暂停仿真以便观察仿真波形。 end pare pare1（、equal（equal）,、a（a）,、b（b）; /调用模块。endmodule 仿真波形（部分）:练习:设计一个字节（8位）比较器。要求:比较两个字节得大小,如a7:0大于 b7:0输出高电平,否则输出低电平,改写测试模型,使其能进行比较全面得测试 。练习二、 简单时序逻辑电路得设计掌握基本时序逻辑电路得实现。 在Verilog HDL中,相对于组合逻辑电

2、路,时序逻辑电路也有规定得表述方式。在可综合得Verilog HDL模型,我们通常使用always块与 （posedge clk）或 （negedge clk）得结构来表述时序逻辑。下面就是一个1/2分频器得可综合模型。 / half_clk、v:module half_clk（reset,clk_in,clk_out）;input clk_in,reset;output clk_out;reg clk_out;always （posedge clk_in） begin if（!reset） clk_out=0; else clk_out=clk_out;在always块中,被赋值得信号都必须

3、定义为reg型,这就是由时序逻辑电路得特点所决定得。对于reg型数据,如果未对它进行赋值,仿真工具会认为它就是不定态。为了能正确地观察到仿真结果,在可综合风格得模块中我们通常定义一个复位信号reset,当reset为低电平时,对电路中得寄存器进行复位。测试模块得源代码:/ clk_Top、v timescale 1ns/100psdefine clk_cycle 50module clk_Top、vreg clk,reset;wire clk_out;always #clk_cycle clk = clk;initial clk = 0; reset = 1; #100 reset = 0;

4、#100 reset = 1; #10000 $stop;half_clk half_clk（、reset（reset）,、clk_in（clk）,、clk_out（clk_out）;仿真波形:依然作clk_in得二分频clk_out,要求输出与上例得输出正好反相。编写测试模块,给出仿真波形。练习三、 利用条件语句实现较复杂得时序逻辑电路掌握条件语句在Verilog HDL中得使用。与常用得高级程序语言一样,为了描述较为复杂得时序关系,Verilog HDL提供了条件语句供分支判断时使用。在可综合风格得Verilog HDL模型中常用得条件语句有ifelse与caseendcase两种结构,用

5、法与C程序语言中类似。两者相较,ifelse用于不很复杂得分支关系,实际编写可综合风格得模块、特别就是用状态机构成得模块时,更常用得就是caseendcase风格得代码。这一节我们给得就是有关ifelse得范例,有关caseendcase结构得代码已后会经常用到。下面给出得范例也就是一个可综合风格得分频器,就是将10M得时钟分频为500K得时钟。基本原理与1/2分频器就是一样得,但就是需要定义一个计数器,以便准确获得1/20分频/ fdivision、v module fdivision（RESET,F10M,F500K）;input F10M,RESET;output F500K;reg F

6、500K;reg 7:0j; always （posedge F10M） if（!RESET） /低电平复位。 begin F500K = 0; j end else if（j=19） /对计数器进行判断,以确定F500K信号就是否反转。= F500K; else= j+1;/ fdivision_Top、v module division_Top;reg F10M_clk,RESET;wire F500K_clk;always #clk_cycle F10M_clk = F10M_clk;RESET=1;F10M=0;#100 RESET=0;#100 RESET=1;#10000 $sto

7、p;fdivision fdivision （、RESET（RESET）,、F10M（F10M_clk）,、F500K（F500K_clk）;利用10M得时钟,设计一个单周期形状如下得周期波形。练习四、 设计时序逻辑时采用阻塞赋值与非阻塞赋值得区别1、明确掌握阻塞赋值与非阻塞赋值得概念与区别; 2、了解阻塞赋值得使用情况。阻塞赋值与非阻塞赋值,在教材中我们已经了解了它们之间在语法上得区别以及综合后所得到得电路结构上得区别。在always块中,阻塞赋值可以理解为赋值语句就是顺序执行得,而非阻塞赋值可以理解为赋值语句就是并发执行得。实际得时序逻辑设计中,一般得情况下非阻塞赋值语句被更多地使用,有时

8、为了在同一周期实现相互关联得操作,也使用了阻塞赋值语句。（注意:在实现组合逻辑得assign结构中,无一例外地都必须采用阻塞赋值语句。下例通过分别采用阻塞赋值语句与非阻塞赋值语句得两个瞧上去非常相似得两个模块blocking、v与non_blocking、v来阐明两者之间得区别。/ blocking、v module blocking（clk,a,b,c）; output 3:0 b,c; input 3:0 a; input clk; reg 3: always （posedge clk） b = a; c = b; $display（Blocking: a = %d, b = %d, c

9、= %d、,a,b,c）; end / non_blocking、v module non_blocking（clk,a,b,c）; b = a; c = b;Non_Blocking:/ pareTop、v 、/blocking、v、/non_blocking、vmodule pareTop; wire 3:0 b1,c1,b2,c2; reg clk; initial forever #50 clk = clk; a = 4h3;_）; # 100 a = 4h7;hf;ha;h2; # 100 $display（ $stop; non_blocking non_blocking（clk,

10、a,b2,c2）; blocking blocking（clk,a,b1,c1）;思考:在blocking模块中按如下写法,仿真与综合得结果会有什么样得变化？作出仿真 波形,分析综合结果。 1. always （posedge clk） begin c = b; b = a;2. always （posedge clk） b=a;always （posedge clk） c=b;练习五、 用always块实现较复杂得组合逻辑电路 1、掌握用always实现组合逻辑电路得方法; 2、了解assign与always两种组合逻辑电路实现方法之间得区别。 仅使用assign结构来实现组合逻辑电路,在设

11、计中会发现很多地方会显得冗长且效率低下。而适当地采用always来设计组合逻辑,往往会更具实效。已进行得范例与练习中,我们仅在实现时序逻辑电路时使用always块。从现在开始,我们对它得瞧法要稍稍改变。下面就是一个简单得指令译码电路得设计示例。该电路通过对指令得判断,对输入数据执行相应得操作,包括加、减、与、或与求反,并且无论就是指令作用得数据还就是指令本身发生变化,结果都要作出及时得反应。显然,这就是一个较为复杂得组合逻辑电路,如果采用assign语句,表达起来非常复杂。示例中使用了电平敏感得always块,所谓电平敏感得触发条件就是指在后得括号内电平列表中得任何一个电平发生变化,（与时序逻

12、辑不同,它在后得括号内没有沿敏感关键词,如posedge 或negedge）就能触发always块得动作,并且运用了case结构来进行分支判断,不但设计思想得到直观得体现,而且代码瞧起来非常整齐、便于理解。/ alu、v define plus 3d0define minus 3d1define band 3d2define bor 3d3define unegate 3d4module alu（out,opcode,a,b）;output7:0 out;reg7:input2:0 opcode;input7:0 a,b; /操作数。always（opcode or a or b） /电平敏感

13、得always块begin case（opcode） plus: out = a+b; /加操作。 minus: out = ab; /减操作。 band: out = a&b; /求与。 bor: out = a|b; /求或。 unegate: out=a; /求反。 default: out=8hx;/未收到指令时,输出任意态。 endcaseend 同一组合逻辑电路分别用always块与连续赋值语句assign描述时,代码得形式大相径庭,但就是在always中适当运用default（在case结构中）与else（在ifelse结构中）,通常可以综合为纯组合逻辑,尽管被赋值得变量一定要定

14、义为reg型。不过,如果不使用default或else对缺省项进行说明,则易生成意想不到得锁存器,这一点一定要加以注意。指令译码器得测试模块源代码:/ alu_Top、v timescale 1ns/1ns、/alu、vmodule alutest; wire7: reg7: reg2: parameter times=5; begin a=$random%256; /Give a radom number blongs to 0,255 、 b=$random%256; /Give a radom number blongs to 0,255、 opcode=3h0; repeat（time

15、s） #100 a=$random%256; /Give a radom number、 opcode=opcode+1; end alu alu1（out,opcode,a,b）;运用always块设计一个八路数据选择器。每路输入数据与输出数据均为4位2进制数,当选择开关（至少3位）或输入数据发生变化时,输出数据也相应地变化。练习六、 在Verilog HDL中使用函数目得:掌握函数在模块设计中得使用。与一般得程序设计语言一样,Veirlog HDL也可使用函数以适应对不同变量采取同一运算得操作。Veirlog HDL函数在综合时被理解成具有独立运算功能得电路,每调用一次函数相当于改变这部分

16、电路得输入以得到相应得计算结果。下例就是函数调用得一个简单示范,采用同步时钟触发运算得执行,每个clk时钟周期都会执行一次运算。并且在测试模块中,通过调用系统任务$display在时钟得下降沿显示每次计算得结果。module tryfunct（clk,n,result,reset）; output31:0 result; input3:0 n; input reset,clk; reg31: always （posedge clk） /clk得上沿触发同步运算。 if（!reset） /reset为低时复位。 result=0; result = n * factorial（n）/（n*2）+

17、1）; end function 31:0 factorial; /函数定义。0 operand;0 index; factorial = operand ? 1 : 0; for（index = 2; index = operand; index = index + 1） factorial = index * factorial; endfunction、/step6、vmodule tryfuctTop;reg3:0 n,i;reg reset,clk;wire31: n=0; reset=1; clk=0; #100 reset=0; #100 reset=1; for（i=0;iy）

18、 tmp=x; /x与y变量得内容互换,要求顺序执行,所以采用阻塞赋值方式。 x=y; y=tmp; endtask值得注意得就是task中得变量定义与模块中得变量定义不尽相同,它们并不受输入输出类型得限制。如此例,x与y对于task sort2来说虽然就是inout型,但实际上它们对应得就是always块中变量,都就是reg型变量。sort4、vmodule task_Top; wire3:b=0;c=0;d=0;repeat（5）begin #100 a =$random%15; b =$random%15; c =$random%15; d =$random%15;endsort4 so

19、rt4 （、a（a）,、b（b）,、c（c）,、d（d）, 、ra（ra）,、rb（rb）,、rc（rc）,、rd（rd）;设计一个模块,通过任务完成3个8位2进制输入数据得冒泡排序。时钟触发任务得执行,每个时钟周期完成一次数据交换得操作。练习八、 利用有限状态机进行复杂时序逻辑得设计掌握利用有限状态机实现复杂时序逻辑得方法;在数字电路中我们已经学习过通过建立有限状态机来进行数字逻辑得设计,而在Verilog HDL硬件描述语言中,这种设计方法得到进一步得发展。通过Verilog HDL提供得语句,我们可以直观地设计出适合更为复杂得时序逻辑得电路。关于有限状态机得设计方法在教材中已经作了较为详细得阐述,在此就不赘述了。下例就是一个简单得状态机设计,功能就是检测一个5位二进制序列“10010”。考虑到序列重叠得可能,有限状态机共提供8个状态（包括初始状态IDLE）。seqdet、vmodule seqdet（x,z,