简易电子琴专用集成电路设计Word格式文档下载.docx

1、系统由乐曲自动演奏模块、音调发生模块和数控分频模块三个部分组成。系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、整合。本系统功能比较齐全，有一定的使用价值。关键字 电子琴、EDA、VHDL、音调发生1.1 设计的目的本次设计的目的就是在掌握计算机组成原理理论的基础上，了解EDA技术，掌握VHDL硬件描述语言的设计方法和思想，通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识，例如本课程设计就是基于所学的计算机原理中的时钟分频器和定时器的基础之上的，通过本课程设计，达到巩固和综合运用计算机原理中的知识，理论联系实际，巩固所学理论知识，并且提

2、高自己通过所学理论分析、解决计算机实际问题的能力。1.2 设计的基本内容基于MAX+PLUS平台，运用VHDL语言对简易电子琴的各个模块进行设计，并使用EDA 工具对各模块进行仿真验证。本设计包含如下三个模块：乐曲自动演奏模块，音调发生模块，数控分频模块，最后把各个模块整合后，通过电路的输入输出对应关系连接起来。2 EDA、VHDL简介2.1 EDA技术 EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，有狭义与广义之分，本设计讨论的是狭义的EDA技术。它是指以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开

3、发系统为设计工具，通过有关的开发软件，自动完成软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直到对于特定目标芯片的适配编译、逻辑映射、逻辑下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公

4、司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。2.2 硬件描述语言VHDL2.2.1 VHDL的简介 VHDL是一种用来描述数字逻辑系统的“编程语言”它的全名是Very-High-Speed Integrated Circuit HardwareDescription Language，诞生于1982年。1987年底，VHDL被IEEE（The Institute of Electrical and Electronics Engineers）和美国国

5、防部确认为标准硬件描述语言。它源于美国政府于1980年开始启动的超高速集成电路计划,VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件、一个电路模块或一个系统）分成外部（或称可是部分,即端口）和内部（或称不可视部分，既设计实体的内部功能和算法完成部分）两部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行

6、工程设计的优点是多方面的。VHDL的应用必将成为当前以及未来EDA解决方案的核心，更是整个电子逻辑系统设计的核心。2.2.2 VHDL语言的特点（1）VHDL具有更强的行为描述能力，从而决定了他成为电子工程领域事实上通用的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。（2）VHDL语句的行为描述能力和程序结构，决定了他具有支持大规模设计的分解和已有设计的再利用功能。高效、高速完成符合市场需求的必须有多人甚至多个代发组共同并行工作才能实现的大规模系统设计。VHDL中设计实体的概念、程序包的概念、设计库的概念为设计的分解和并行工作提供了有利的

7、支持。（3）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期，就能查验设计系统的功能可行性，随时可对设计进行仿真模拟，使设计者对整个工程的结构和功能可行性做出判断。（4）用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表（根据不同的实现芯片）。（5）VHDL对设计的描述具有相对独立性。设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。正因为VHDL的硬件描述与具体的工艺技术和硬件结构无关，所以VHDL设计程序的硬件实现目标器件有广阔的悬着范围。（6）VHDL具有类属描述语句和子程序调用等程序

8、，对于完成的设计，在不改变源程序的条件下，只需要改变类属参数量或者函数，就能轻易地改变设计的规模和结构。2.2.3 VHDL的设计流程用VHDL语言设计电路的流程：在用VHDL语言来设计电路时,主要的过程是这样的：（1）创建VHDL设计工程及使用文本编辑器输入设计源文件。（2）使用编译工具编译源文件。VHDL的编译器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的编译器。（3）目标器件的选择和源程序的编译及综合。（4）编辑测试文件及器件引脚的锁定和适配。（5）系统的功能仿真。对进入功能仿真，给测试向量赋值，再设置波

9、形的观察格式。作为一个独立的设计项目而言，仿真文件的提供足可以证明你设计的完整性。 （6）连接硬件测试系统，进行下载操作，再通过硬件系统进行测试。（7）综合。综合的目的是在于将设计的源文件由语言转换为实际的电路。这一部分的最终目的是生成门电路级的网表（Netlist）。（8）布局、布线。这一步的目的是生成用于烧写的编程文件。在这一步，将用到第（7）步生成的网表并根据CPLD/FPG厂商的器件容量，结构等进行布局、布线。这就好像在设计PCB时的布局布线一样。先将各个设计中的门根据网表的内容和器件的结构放在器件的特定部位。然后，在根据网表中提供的各门的连接，把各个门的输入输出连接起来。（9）后仿真

10、。这一步主要是为了确定你的设计在经过布局布线之后，是不是还满足你的设计要求。3 简易电子琴设计过程3.1简易电子琴的工作原理音乐产生原理及硬件设计由于一首音乐是许多不同的音阶组成的，而每个音阶对应着不同的频率，这样我们就可以利用不同的频率的组合，即可构成我们所想要的音乐了，3.2简易电子琴的工作流程图图3.2 简易电子琴的工作流程图3.3简易电子琴中各模块的设计为了更清楚的了解电子琴的工作过程，我们利用EDA工具（本课程设计Max+plus）对各个模块实施时序仿真（Timing Simulation）,由自顶向下的设计方式，最后将三个模块进行整合，做出简易电子琴整个系统的时序仿真图。3.3.1

11、 乐曲自动演奏模块乐曲自动演奏模块的作用是产生8位发声控制输入信号。当进行自动演奏时，由存储在此模块中的8位二进制作为发声控制输入，从而自动演奏乐曲。这段模块的原理图如图3.3所示：3.3 乐曲自动演奏模块原理图乐曲自动演奏模块可以由VHDL语言来实现，下面是一段主要代码：BEGIN IF AUTO=0THEN CASE COUNT IS WHEN 0=INDEX0 WHEN 2= WHEN 3= -3 WHEN 29= WHEN 30=00000010 -2 WHEN 31= -2 END CASE; ELSE INDEX0TONE0=773;CODE1001111HIGHTONE=2047

12、;00000013.3.3 数控分频模块在对计算机组成原理的学习中，我们知道数控分频器的功能是在输入端输入不同数据时，对输入时钟产生不同的分频比，输出不同频率的时钟，以改变输出信号的频率。本设计中数控分频模块是利用并行预置数的减法计数器对时基脉冲进行分频，得到与1、2、3、4、5、6、7七个音符相对应的频率。数控分频模块原理图如图3.7所示： 图3.7 数控分频模块原理图其主要VHDL代码如下所示：PROCESS（CLK1） VARIABLE COUNT:INTEGER RANGE 0 TO 8; IF（CLKEVENT AND CLK1=）THEN COUTNT:=COUNT +1; IF

13、COUNT=2 THEN PRECLK ELSE COUNT=4 THENCOUTN:=0;END PROCESS;PROCESS（PRECLK,TONE1） VARIABLE COUNT11:INTEGER RANGE 0 TO 2047; IF（PRECLKEVENT AND PRECLK= IF COUNT11TONE1 THEN COUNT11:=COUNT11 +1;FULLSPKS ELSE3.3.4 顶层设计把以上设计的各个模块进行整合，最后我们得到了系统的整个工作原理图，如图3.10：310 简易电子琴的工作原理图完成整个系统顶层设计的主要VHDL代码如下：ARCHITECTU

14、RE ART OF DIANZIQIN IS COMPONENT AUTO PORT（CLK: IN STD_LOGIC; AUTO: INDEX2:IN STD_LOGIC_VECTOR（7 DOWNTO 0）; INDEX0:OUT STD_LOGIC_VECTOR（7 DOWNTO 0）; END COMPONENT; COMPONENT TONE PORT （ INDEX: IN STD_LOGIC_VECTOR（7 DOWNTO 0）; CODE: OUT STD_LOGIC_VECTOR（6 DOWNTO 0）; HIGH: OUT STD_LOGIC; TONE0:OUT INT

15、EGER RANGE 0 TO 2047）; COMPONENT FENPIN PORT（CLK1: TONE1: IN INTEGER RANGE 0 TO 2047; SPKS: OUT STD_LOGIC）; END COMPONET;4 系统仿真乐曲自动演奏模块由VHDL语言实现后，其仿真图如图3.4所示。图3.4 乐曲自动演奏模块的仿真音调发生模块由VHDL实现后，其仿真图如图3.6所示。图3.6 音调发生模块仿真图数控分频模块由VHDL程序实现后，其仿真图如图3.8所示。 图3.8 数控分频模块仿真图最后进一步利用VHDL完成对整个系统的顶层设计，其仿真图如3.9所示： 图3.9

16、简易电子琴整个系统的仿真图 5 结束语通过两个多周的紧张工作，终于完成了简易电子琴的设计，这个课程设计使我受益匪浅，他使我了解了硬件设计的整个流程，并且加深了我对这门的课内容的理解，通过这个课程设计，不仅使我了解了这门课的脊髓，而且使我对VHDL语言从陌生到初步理解，扩充的我的知识面。这个课程设计也培养了我们的耐心和毅力，一个小小的错误就会导致结果的不正确，而对错误的检查要求我要有足够的耐心，由于这个课程设计也使我积累了一些经验，相信这些经验在我以后的学习工作中会有很大的作用。此课程设计也使我了解了VHDL设计的方便灵活性，这是我们跨入计算机硬件行业很好的一次锻炼。收获和体会简易电子琴这个题目

17、难度适中，但是我们对我们这些初学者来说还是有点难度的，毕竟平时学的都是书本上的理论知识，很少有机会把他们用到真正的设计中去，而我们自己并没有真正地去用VHDL语言写程序，没有去做实际的东西。课程设计刚开始，拿着选定的题目不知如何入手。毕竟课程设计不同于实验课，电路图和程序都要自己设计。静下心来，仔细分析题目，再加上指导老师的说明与提示和同组成员的帮助，心中才有了谱。将整个系统根据不同的功能化分成模块，再分别进行设计，逐个攻破，最后再将其整合即可。用VHDL进行设计，首先应该理解，VHDL语言是一种全方位硬件描述语言，包括系统行为级，寄存器传输级和逻辑门级多个设计层次。应充分利用VHDL“自顶向

18、下”的设计优点以及层次化的设计概念，层次概念对于设计复杂的数字系统是非常有用的，它使得我们可以从简单的单元入手，逐渐构成庞大而复杂的系统。但是试验中也出现了一些不熟练的操作问题和一些复杂程序的不能完全理解都需要我在平时多学习，进一步的完善自己。在实习中经常会遇到一些自己可能暂时无法想明白的问题，请教同学或老师是很好的做法，节省时间也会从别人上上学到更多。在设计时和同学相互交流各自的想法也是很重要的，不同的人对问题的看法总有差异，我们可以从交流中获得不同的思路，其他人的设计一定有比你出色的地方，很好的借鉴，并在大家的商讨中选择最优方案最终一定会得到最好的设计方法。电子技术课程设计是配合电子技术基

19、础课程与实验教学的一个非常重要的教学环节。它不但能巩固我们已所学的电子技术的理论知识，而且能提高我们的电子电路的设计水平，还能加强我们综合分析问题和解决问题的能力，进一步培养我们的实验技能和动手能力，启发我们的创新意识几创新思维。通过这次课程设计，使我受益颇多。了解到课程实习设计是开端，连接是关键，测试是必须。既巩固了课堂上学到的理论知识，又掌握了常用集成电路芯片的使用。在此基础上学习了数字系统设计的基本思想和方法，学会了科学地分析实际问题，通过查资料、分析资料及请教老师和同学等多种途径，独立解决问题。同时，也培养了我认真严谨的态度。完成了自己这个题目，发现我们很多时候，都是没有好好地把知识学

20、扎实，特别是细节知识方面更是模棱两可，当实际编程时就会出现问题，所以自己要仔细看书本的内容，何况我们的课本自己都还有好多内容没有认真地看。以上就是我的收获和体会。参考文献1 曹昕燕,周凤臣.EDA技术实验与课程设计.北京:清华大学出版社,20062 张亦华,延明. 数字电路EDA入门.北京:北京邮电大学出版社,20033王爱英.计算机组成与结构.北京:清华大学出版社,20074 杨刚,龙海燕.现代电子技术VHDL与数字系统设计.北京:电子工业出版社,20045 侯伯亨，顾 新.VHDL 硬件描述语言与数字逻辑电路设计M.西安:西安电子科技大学出版社,2000附录（源代码）1. 乐曲自动演奏模块

21、的源程序如下所示：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY AUTO IS PORT （ CLK: INSTD_LOGIC;-系统时钟控制信号 CLK2: BUFFER STD_LOGIC; INSTD_LOGIC）VECTOR（ 7 DOWNTO 0 ）; OUTSTD_LOGIC_VECTOR（ 7 DOWNTO 0 ）;END AUTO;ARCHITECTURE BEHAVIORAL OF AUTO IS SIGNAL COUTTO:INTEGER RANGE 0 TO

22、31; PULSEO:PROCESS（CLK,AUTO）INTEGER RANGE 0 T0 8; BEGIN IF AUTO = THEN COUNT: = 0;CLK2 ESLE（CLKEVENT AND CLD = COUTN:=COUTN+1; IF COUTN = 4 THEN CLK2 ELSIF COUNT =8 THENCOUNT:MUSIC:PROCESS（CLK2） IF（CLK2EVENT AND CLK2= IF（COUNT0 =31）THEN COUNT -5 WHEN 5= WHEN 6= -5 WHEN 7= -6 WHEN 8= -8 WHEN 9= WHEN 10= WHEN 11= WHEN 12= WHEN 13= WHEN 14= -1 WHEN 15= WHEN 16= WHEN 17= WHEN 18= -4 WHEN 19= WHEN 20= -4 WHEN 21= WHEN 22= WHEN 23= WHEN 24= WHEN 25= WHEN 26= WHEN 27= WHEN 28= WHEN 30=