用VHDL设计三八译码器超赞版Word文件下载.docx

1、2.1 VHDL的简介VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。 VHDL翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。目前，它在我过的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体

2、（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。2.2 VHDL的特点1， 功能强大，设计灵活：VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法，既支持自底向上的

3、设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。 2，,支持广泛，易于修改：由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。3，强大的硬件系统描述能力：VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHD

4、L支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。4，独立于器件的设计，与工艺无关：设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。5.，很强的移植能力：VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。6，易于共享和复用：VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中

5、进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。2.3 VHDL的设计步骤1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件。2.使用编译工具编译源文件。3.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）4.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成.edf或.edif 的EDA工业标准文件。5.布局布线：将.edf文件调入PLD厂家提

6、供的软件中进行布线，即把设计好的逻辑安放PLD/FPGA内。6.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真） 通常以上过程可以都在PLD/FPGA厂家提供的开发工具。7.烧写器件3 译码器的原理二进制译码器的输入是一组二进制代码,输出是一组与输入代码一一对应的高、低电平信号。对于三-八译码器来说，3位二进制共有8种状态，所以对应的输出有8种状态。例如：对于二进制代码111来说，输出为10000000。对于二-四译码器来说，2位二进制共有4种状态，所以对应的输出有4种状态。对于二进制代码11来说，输出为1000。4 三-八译码器的设计关于三-八译码器的工

7、作框图如图所示译码器内部电路：3-8译码器引脚排列图：3-8译码器的功能表：输 入输 出S1+A2A1A01无论从逻辑图还是功能表我们都可以看到3-8译码器的八个输出管脚，任何时刻要么全为高电平1芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。当附加控制门的输出为高电平（S1）时，可由逻辑图写出由上式可以看出，在同一个时间又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。3-8译码器有三个附加的控制端、和。当、时，输出为高电平（S1），译码器处于工作状态。否则，译码器被禁止，所有的

8、输出端被封锁在高电平，如表1所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。带控制输入端的译码器又是一个完整的数据分配器。电路中如果把作为“数据”输入端（在同一个时间），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。三-八译码器由VHDL程序来实现，下面是其中一段VHDL关键代码使用WHEN-ELSE语句5 三-八译码器仿真三-八译码器由VHDL程序:LIBRAR

9、Y IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY yangdan_DECODER IS PORT（INP:IN STD_LOGIC_VECTOR（2 DOWNTO 0）; OUTP:OUT BIT_VECTOR （7 DOWNTO 0）;END yangdan_DECODER;ARCHITECTURE ART3 OF yangdan_DECODER ISBEGIN OUTP（0）=1 WHEN INP=000 ELSE 0; OUTP（1）001 OUTP（2）010 OUTP（3）011 OUTP（4）100 OUTP（5）101 OUTP（6）110 OUTP（7）Y00000000 END CASE; END PROCESS;END BEHAVIOR;移动通信论文