PCIE的高速PCB布线规则Word版.docx

1、PCIE的高速PCB布线规则Word版PCI-E 布线规则1、从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100MM）以内。2、PCIE的PERP/N，PETP/N，PECKP/N是三个差分对线，注意保护（差分对之间的距离、差分对和所有非PCIE信号的距离是20MIL，以减少有害串扰的影响和电磁干扰（EMI）的影响。芯片及PCIE信号线反面避免高频信号线，最好全GND）。3、差分对中2条走线的长度差最多5MIL。2条走线的每一部分都要求长度匹配。差分线的线宽7MIL，差分对中2条走线的间距是7MIL。4、当PCIE信号对走线换层时，应在靠近信号对过孔处放置地信号过孔，每对信号建议

2、置1到3个地信号过孔。PCIE差分对采用25/14的过孔，并且两个过孔必须放置的相互对称。5、PCIE需要在发射端和接收端之间交流耦合，差分对的两个交流耦合电容必须有相同的封装尺寸，位置要对称且要摆放在靠近金手指这边，电容值推荐为0.1uF，不允许使用直插封装。6、SCL等信号线不能穿越PCIE主芯片。合理的走线设计可以信号的兼容性，减小信号的反射和电磁损耗。PCI-E 总线的信号线采用高速串行差分通信信号，因此，注重高速差分信号对的走线设计要求和规范，确保PCI-E 总线能进行正常通信。PCI-E是一种双单工连接的点对点串行差分低电压互联。每个通道有两对差分信号：传输对Txp/Txn，接收对

3、Rxp/Rxn。该信号工作在2.5 GHz并带有嵌入式时钟。嵌入式时钟通过消除不同差分对的长度匹配简化了布线规则。随着PCI-E串行总线传输速率的不断增加，降低互连损耗和抖动预算的设计变得格外重要。在整个PCI-E背板的设计中，走线的难度主要存在于PCI-E的这些差分对。图1提供了PCI-E高速串行信号差分对走线中主要的规范，其中A、B、C和D四个方框中表示的是常见的四种PCI-E差分对的四种扇入扇出方式，其中以图中A所示的对称管脚方式扇入扇出效果最好，D为较好方式，B和C为可行方式。接下来本文将对PCI-E LVDS信号走线时的注意事项进行总结：图 1 PCI-E 差分线布线规范（1）对于插

4、卡或插槽来说，从金手指边缘或者插槽管脚到PCI-E Switch 管脚的走线长度应限制在4英寸以内。另外，长距离走线应该在PCB上走斜线。（2）避免参考平面的不连续，譬如分割和空隙。（3）当 LVDS 信号线变化层时，地信号的过孔应放得靠近信号过孔，对每对信号的一般要求是至少放1 至3个地信号过孔，并且永远不要让走线跨过平面的分割。（4）应尽量避免走线的弯曲，避免在系统中引入共模噪声，这将影响差分对的信号完整性和EMI。所有走线的弯曲角度应该大于等于135度，差分对走线的间距保持20mil以上，弯曲带来的走线最短应该大于1.5倍走线的宽度。当一段蛇形线用来和另外一段走线来进行长度匹配，如图2所

5、示，每段长弯折的长度必须至少有15mil（3倍于5mil的线宽） 。蛇形线弯折部分和差分线的另一条线的最大距离必须小于正常差分线距的2倍。图 2 蛇形走线（5）差分对中两条数据线的长度差距需在5mil以内，每一部分都要求长度匹配。在对差分线进行长度匹配时，匹配设计的位置应该靠近长度不匹配所在的位置，如图3所示。但对传输对和接收对的长度匹配没有做具体要求，即只要求差分线内部而不是不同的差分对之间要求长度匹配。在扇出区域可以允许有5mil和10mil的线距。50mil内的走线可以不需要参考平面。长度匹配应靠近信号管脚，并且长度匹配将能通过小角度弯曲设计。图 3 PCI-E差分对长度匹配设计为了最小

6、化长度的不匹配，左弯曲的数量应该尽可能的和右弯曲的数量相等。当一段蛇形线用来和另外一段走线来进行长度匹配，每段长弯折的长度必须大于三倍线宽。蛇形线弯折部分和差分线的另一条线的最大距离必须小于正常差分线距的两倍。并且，当采用多重弯曲布线到一个管脚进行长度匹配时非匹配部分的长度应该小于等于45mil。（6）PCI-E 需要在发射端和接收端之间交流耦合，并且耦合电容一般是紧靠发射端。差分对两个信号的交流耦合电容必须有相同的电容值，相同的封装尺寸，并且位置对称。如果可能的话，传输对差分线应该在顶层走线。电容值必须介于 75nF到200nF之间，最好是100nF。推荐使用 0402 的贴片封装，0603

7、 的封装也是可接受的，但是不允许使用插件封装。差分对的两个信号线的电容器输入输出走线应当对称的。尽量减少追踪分离匹配，差分对走线分离到管脚的的长度也应尽量短。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下PCB 差分信号设计中几个常见的误区。 误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。虽然差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路

8、径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路。在PCB 电路设计中，一般差分走线之间的耦合较小，往往只占1020%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下

9、方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI 辐射，这种做法弊大于利。所以要保持PCB地线层返回路径宽而短。尽量不要跨岛（跨过相邻电源或地层的分隔区域。）比如主板设计中的USB和SATA及PCI-EXPRESS等最好不要有跨岛的做法。保证这些信号的下面是个完整地平面或电源平面。误区二：认为保持等间距比匹配线长更重要。在实际的PCB 布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，其实

10、间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多。再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显著，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。 可以这么说，PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。同时为了弥补阻抗的匹配可以采用接收端差分线对之间加一匹配电阻。 其值应等于差分阻抗的值。这样信号品质会好些。

11、所以建议如下两点：（A）使用终端电阻实现对差分传输线的最大匹配，阻值一般在90130之间，系统也需要此终端电阻来产生正常工作的差分电压； （B）最好使用精度12%的表面贴电阻跨接在差分线上，必要时也可使用两个阻值各为50的电阻，并在中间通过一个电容接地，以滤去共模噪声。 通常对于差分信号的CLOCK等要求等长的匹配要求是+/-10mils之内。误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那

12、么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI 的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4 倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G 以上）IC 封装PCB 设计中经常会用采用，被称为CPW 结构，可以保证严格的差分阻抗控制（2Z0）。 差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够

13、紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率（GHz 以下），EMI也不会是很严重的问题，实验表明，相距500Mils 的差分走线，在3 米之外的辐射能量衰减已经达到60dB，足以满足FCC 的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。在像PCIE这样的高频环境中，传送线在信号线上驱动电压变化时会出现阻抗，信号线的宽度和到接地的距离都会影响其阻抗，所以在设计PCB时需要参考PCIE总线规范，特别要注意考虑信号阻抗匹配。以下供设计PCB时作为参考： 插卡从金手指边缘到PCIE芯片管脚的走线长度应限制在4英

14、寸（约100mm毫米）以内。超过该长度后需要使用高频差分传输线，我们可以提供延长300mm以上的技术方案。 PCIE的PERPN，PETPN，PECKPN是三个差分对线，其中PECKPN是100MHz频率的差分信号线，需要注意保护，前两对是2.5GHz频率的差分信号线，更需要注意保护。 差分对线中的两条走线要同步布线。如果走线要转弯，那么两条走线应该同步转弯，并且转弯要避免锐角、直角，而应该使用弧线或者钝角转弯。 差分对线走线过程中尽量避免使用VIA过孔，如果一定要通过过孔换层，那么两条走线应该同步做过孔，并且应该在靠近信号对线过孔处放置GND地信号过孔，条件允许时适当增加周边GND地信号过孔

15、数量。 差分对线中的两条走线的长度差应该控制在5mil之内，最大10mil（约0.25mm）。PCB走线的线宽建议是7mil（约0.18mm），两条走线的净间距建议是7mil。有关线宽和线间距的详细分析请参考PCIE规范。 两对差分对线之间的距离（例如PER对与PECK对）、或者差分对线和其它非PCIE信号的距离，建议不小于20mil（约0.5mm），以减少相互之间 的串扰和电磁干扰（EMI）的影响。建议在两对差分对线之间用GND地线隔离，例如，从左向右是：GND、PECK对线、GND、PER对线、GND、 PET对线、GND。 PCIE芯片，尤其是PCIE信号线的PCB反面，应该尽量避免走高

16、频信号线，最好全GND地铺铜。例如，CH367芯片的SCL信号线、IORD信号线是相对的高频信号线，建议不要穿越PCIE芯片走线。 PCIE需要在发送端（PETPN）和对方的接收端之间进行交流耦合，差分对的两个交流耦合电容必须有相同的封装尺寸，位置要对称，并且要摆放在靠近金手指这边。建议选择容量为0.1uF的高频电容，封装尺寸推荐使用0402，另外0603也可以接受，但是不允许使用直插封装的电容。 在设计PCB时，应该在PCIE芯片的每对电源引脚（VCC18GND、VCC33GND）附近放置一个容量为0.1uF左右的高频退耦电容，离芯片的距离不能太远。另外，整个芯片的VCC18和VCC33各需要一个容量不小于10uF的钽电容进行中低频退耦。 由于PCB过孔（VIA）电阻较大并且容易受长期高温老化影响而不稳定