基于Quartus六十进制计数器的设计讲解.docx

1、基于Quartus六十进制计数器的设计讲解EDA技术实践课程设计课 程 EDA技术实践课程设计 题 目 六十进制计数器 院 系 电气信息工程学院电气系 专业班级 学生姓名 学生学号 指导教师 2014年 7月 25日EDA技术实践课程设计任务书课程 EDA技术实践课程设计 题目 六十进制计数器 专业 姓名 学号 主要内容：利用QuartusII设计一个六十进制计数器。该电路是采用整体置数法接成的六十进制计数器。首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码产生LD=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，将0000同时置入两片7416

2、0中，从而得到六十进制计数器。主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。主要参考资料：1 朱正伟.EDA技术及应用M.第2版.北京：清华大学出版社，2013.2 李国洪.EDA技术与实验M.北京：机械工业出版社，2009.3 陈忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践M.北京：电子工业出版社，2010.4 杨颂华.数字电子技术基础M.第2版.西安：西安电子科

3、技大学出版社，2009.5 阎石.数字电子技术基础M.第5版.北京：高等教育出版社，2006.6 康华光.电子技术基础：数字部分M.北京：高等教育出版社，2000.完成期限 2014.7.212014.7.25 指导教师 专业负责人 2014年 7 月18日目录1 设计六十进制计数器的功能要求：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。图1.1 同步十进制计数器打开QuartusII软件，建立一个项目文件

4、，以画原理图为设计方法，再新建一个block文件：点击New，在Device Design Files标签下选择第二项，点击OK。2 方案选择与电路原理图的设计使用具有一定频率的时钟信号作为计数器的时钟脉冲作为同步控制信号，整体电路通过两片74160与其他门电路辅助等单元电路构成以实现置数进位功能。图2.1为六十进制计数器的总体电路原理框图。图2.1 电路原理框图2.1 单元电路一：十进制计数器电路（个位）本电路采用74160作为十进制计数器，它是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。每输入10个计数脉冲，计数器便工作一个循环，并且在进位端RCO产生一个进位输出信号

5、。其功能表如表2-1所示，连接方式如图2.2所示。此片工作时进位端RCO在没有进位时RCO=0，因此第二片ENPENT0，第二片不工作。表2-1 同步十进制计数器功能表CLKRDLDENPENT工作状态0置零10预置数1101保持110保持1111计数在新建好的block文件的图形编辑窗口中双击鼠标，或点击图中“符号工具”按钮，或者选择菜单Edit下的Insert Symbol命令，即可对元件进行选择。选择元件库中的othersmaxplus274160。点击工具栏中Orthogonal Node Tool按钮便可以对端子间进行连线，其中值得注意的是，点击工具栏中Orthogonal Bus

6、Tool按钮可以通过总线进行连接，如图2.2中四个输出端QA、QB、QC、QD可以通过一根总线连接但可表示四位输出，而输出符号Output的Pin name应改为Q03.0。图2.2十进制计数器电路（个位）2.2 单元电路二：十进制计数器（十位）本电路同样采用74160作为十进制计数器，如图2.3所示。当第一片进位端RCO进位即RCO=1时，第二片ENPENT1，第二片开始计数工作，第一片每计10个数，第二片加1（十位），当加到59时，由辅助门电路接入置数端使计数器输出置0000，并重新开始循环。由于第二片（十位）74160输出端线路并不繁杂，因此本单元电路的四位输出端可分别直接连接输出符号O

7、utput，以便于观察波形。图2.3十进制计数器电路（十位）2.3 单元电路三：置数与进位电路通过创建波形文件，产生具有一定频率的时钟脉冲提供触发信号，通常称这个触发信号为时钟信号（CLOCK），记做CLK。当系统中有多个器件需要同时工作时，就可以用同一个CLK信号作为同步控制信号，比如本电路中用到的同步十进制计数器（74160）。在时钟脉冲的触发作用下，当第二片（十位）74160加到59时，便由此单元门电路接入置数端使计数器输出置0000，并重新开始循环。点击图中“符号工具”按钮，或者选择菜单Edit下的Insert Symbol命令，在元件库中选择primitiveslogicnand4和

8、not。其中nand4表示具有四个输入端的与非门，辅助构成六十进制计数器；not为非门，实现反相功能，并能产生进位输出（高电平）。 图2.4 置数与进位电路3 元件选取与电路图的绘制3.1 元件选取元件的选取包括同步十进制计数器、与非门、反相器等，具体元件名称、型号、数量及用途如表3-1所示。表3-1 元件的选取名称型号数量用途同步十进制计数器741602片联成六十进制计数器四端子与非门NAND41个辅助构成计数器反相器NOT1个实现反相（非）的功能3.2 电路图的绘制首先用两片74160接成一百进制的计数器，然后将电路的第59状态译码产生LD=0信号，同时加到两片74160上，在下一个计数脉

9、冲（第60个计数脉冲）到达时，将0000同时置入两片74160中，从而得到六十进制计数器。六十进制计数器的状态转换图如图3.1所示，完整原理图如图3.2所示。00010203040506070809101112131415 302928272625242322212019181716 3132333435363738394041424344 595857565554535251504948474645图3.1 状态转换图图3.2 六十进制计数器原理图4 编译设计文件QuartusII编译器的主要任务是对设计项目进行检查并完成逻辑综合，同时将项目最终设计结果生成器件的下载文件。编译开始前，可以先

10、对项目的参数进行设置。编译完成以后，编译报告窗口Compilation Report会列出项目文件编译的相关信息的清单，如编译的顶层文件名、目标芯片的信号、引脚数目等等。全编译的过程包括分析与综合（Analysis&Synthesis）、适配（Fitter）、编程（Assembler）、时序分析（Classical Timing Analysis）这4个环节，而这4个环节各自对应相应的菜单命令，而且可以单独分步进行，也就是分步编译。编译工作非常简单，单击快捷菜单中的Start Compilation按钮，或者单击菜单栏中ProcessingStart Compilation，即可进行编译操作。

11、编译成功会弹出相应的对话框，内容为Full Compilation was successful，如图4.1所示。图4.1 编译成功5 仿真设计文件1、建立波形文件建立波形文件用来为设计产生输入激励信号。利用QuartusII波形编辑器可以创建矢量波形文件，后缀为.vwf。步骤如下：（1）选择QuartusII主界面File菜单下的New命令，弹出新建对话框（如图5.1所示）；图5.1 建立波形文件（2）在新建对话框中选择Other File标签页，从中选择Vector Waveform File， 点击OK按钮，则打开一个空的波形编辑器窗口（如图5.2所示）；图5.2 空白波形编辑器（3）将

12、波形文件保存，并将原理图文件和波形文件一并加到项目之下（如图5.3所示），点击省略号按钮，选择波形文件和原理图文件，点击Add All即可。图5.3 添加波形文件和原理图文件2、输入信号节点（1）执行Edit菜单中的Insert Node or Bus命令，或者在波形编辑器在编Name列的空白处单击鼠标右键弹出Insert Node or Bus对话框，如图5.4所示。图5.4 添加节点或总线（1）（2）点击Insert Node or Bus对话框中的Node Finder.按钮，弹出Node Finder对话框，在窗口中添加全部信号节点，如图5.5所示。图5.5 添加节点或总线（2）3、编

13、辑输入信号右键点击CLKInsertValueClock即可编辑时钟输入信号，如图5.6所示。图5.6 时钟信号的设置设置好时钟输入信号后，将nRD输入端设置为高电平，如图5.7所示。这是由于本电路使用置数法实现功能进位，因此必须保证清零端始终接收无效信号。图5.7 清零端的设置4、仿真波形文件QuartusII软件中默认的是时序仿真，如果进行功能仿真需要先对仿真进行设置。六十进制计数器只需时序仿真即可辨别其设计的功能是否满足要求。仿真过程的操作非常简单，选择QuartusII主窗口Processing菜单下的Start Simulation命令，或者直接单击快捷菜单中的Start Simul

14、ation按钮就可以开始进行仿真工作了，仿真成功就会出现如图5.8所示的对话框。图5.8 仿真成功仿真的结果如图5.9所示。在时钟脉冲的触发作用下，可仿真出各个端子的输出波形。由时序图可看出，若时钟输入脉冲的频率为f0，则Q00、Q01、Q02、Q03、Q10、Q11、Q12和Q13端输出脉冲的频率依次为1/2f0、1/4f0、1/8f0、1/16f0、1/32f0、1/64f0、1/128f0和1/512f0。图5.9 仿真波形仿真结果分析：由于本六十进制计数器的时钟脉冲的参数设置为周期T=5ns，因此进位端在t=28.5ns时输出进位信号，逻辑电平发生跳变，计数器在此时计数，如图5.10所示。图5.10 计数进位6 总结本课程设计就六十进制计数器系统进行原理图设计，使用软件QuartusII进行了仿真，验证了设计的合理性和可行性。具体内容包括：1、设计了六十进制计数器的单元电路和整体电路，包括十进制计数器单元电路（个位）、十进制计数器单元电路（十位）、置数与进位单元电路、整体电路等等，通过QuartusII平台对数字电路进行设计，尤其是时序逻辑电路当中最常用的计数器。本课程设计也是对日常生活中经常用到的数字电路逻辑器件六十进制计数器进行设计，如一小时六十分钟，一分钟六十秒，只要将本设计中的时钟脉冲的频率进行更改就可以变成一个计时