可编程逻辑电路设计实验指导书.docx

1、可编程逻辑电路设计实验指导书可编程逻辑电路设计实验指导书南京工程学院2007-5第一章 概 述 当今，电子电路越来越复杂，数字电路被更多应用到电路设计中，可编程逻辑器件已经广泛地用在电子设计中，而且在电路中的占有比例越来越大，它一方面提高了可靠性，另一方面也增加设计的灵活性和可维护性，使电子电路的设计更加方便快捷。在硬件的设计思路上，要改变原来传统的设计方式，用设计软件的方式方法来设计硬件。在学习新方法的过程中，一款功能强大、使用方便的辅助学习工具必不可少。南京伟福公司结合多年 EDA开发经验，分析国内外多种 EDA 实验仪，取长补短，研发出了伟福 EDA6000/EDA2000 型实验仪，伟

2、福 EDA6000/EDA2000 实验仪的出现为您学习 EDA 提供巨大帮助。综合起来EDA6000/EDA2000 实验仪具有以下多种特点： 综合型实验仪： EDA6000/EDA2000 实验仪可以完成 SOPC/DSP/FPGA/EPLD/iPAC 等各种实验，并且板上自带仿真器(EDA6000)，可以完成各种实验 。 软开放： 全开放的实验仪，由学生自己连线，对于学生来讲，费时费力过于麻烦，而且还容易出错，对于所设计的电路来讲，工作频率不会高，干扰大。再看完全不开放的实验仪，接线全部固定，所做的实验就有限，只能局限于设计好的几种实验内容，限制了学生的开发能力。伟福 EDA6000/E

3、DA2000 采用软开放式结构，对实际电路接线固定，即能工作高频状态，干扰、辐射也小，但对于学生来说，他又可以用软件方式按设计要求将各 IO脚连接起来。 逻辑分析仪： 在 EDA 实验或 EDA 设计中，单凭有限的输出设备（数码管、发光二极管）是不能完全发现设计中的错误，更不能观察、理解信号的先后时序关系。在电路工作于高频状态时，这种情况尤其突出。当设计中出现一些不可知的错误，只能拍脑袋苦想，或借助于其它的设备，例如示波器等，操作麻烦，还不一定能和电路同步。伟福 EDA6000/EDA2000提供了 8 路逻辑分析仪，采样频率可达 50MHz，采样深度达 32K，并可指定采样的触发条件。可以将

4、电路的工作状态采样回来，以波形的方式显示出来，让学生直观地看到电路的工作时序，查出产生错误的原因。软件连接： 由于是软开放的结构，学生在实验或设计时，需要自己连线，伟福EDA6000/EDA2000 采用“软件配置” 技术，在软件上接好需要的连线，下载到实验仪即可实现接线，如果连线过程有冲突，软件还会给出提示，如果是硬接线，接错线可能导致实验仪故障，甚至是损坏，而“软件配置”技术就能有效避免这种现象。这种软件接线还有一个好处，就是将定义好接线保存在磁盘上，下次做实验或设计时，从盘上读出即可，如果是硬件接线，学校中有很多人共用实验仪，否则根本无法将接线保留下来。伟福EDA6000/EDA2000

5、 实验仪的频率选择也是采用软件方式设置，无需用跳线跳来跳去，使用跳线不仅烦琐，而且容易出错。 智能译码： 在 EDA 实验中，最常用到的显示电路，如果显示电路接到固定的 IO 脚，占用供实验用的 IO 脚，不但如此，这还要求学生在做 EAD 实验时，要连显示电路和译码电路一起设计，对于初学者有一定的难度。即使到了学生能熟练地写出译码电路，这些电路也浪费了器件内部大量资源，这些功能本来应该是由实验仪提供的。在提供这些译码显示功能时，大部分实验仪采用的外接译码器件，这种方法接线固定不能改变，使用起来有局限性。伟福 EDA6000/EDA2000 实验仪采用智能译码技术，与软件连接技术相似，软件上设

6、置好连译码方式后，下载到实验仪上即可在实验仪实现所要求的译码电路。智能译码不是只提供几种模式由学生，如果超出了这有限的几种接线之外，学生就束手无策。伟福的智能译码技术在安全的条件下，可以由学生任意定义接线方式，灵活多变，而且可以将接线定义保存在磁盘上。软、硬件结合： 国内外众多的 EDA 实验仪几乎都是单硬件工作方式，接线要在实验板上接，模式要在实验板上选择，观察结果只能看板上的 LED 或八段数码管，如果是高速信号只能看最终的输出结果，工作时序，信号波形一无所知，如果有 RAM 相关的实验，因为RAM 数据无法下载，只能以 ROM 代替，外部设备的选择只能用跳线来实现或干脆拔掉有冲突的芯片。

7、伟福 EDA6000/EDA2000 实验系统采用软、硬件结合技术，可以在 PC 机的软件上定义实验所要连线，下载到实验仪上即可。实验仪运行的结果可以在软件上观察到，如果想观察高速信号，就用逻辑分析仪采样，传上来进行分析。软件可以将 RAM 的数据下载到实验仪上，供实验仪做 VGA、DAC 等数据输出类实验。也可将 ADC 采样的到数据上载到 PC 机的软件中，供学生分析、观察、保存。 模式可变：不开放结构的实验仪，由于接线全部固定，模式无法改变，或者在器件中浪费大量资源来设置模式，这样既不实用，也不利于学习；全开放的结构，用手工接线来设置模式，干扰大不说，不小心连错线还会造成仪器的损坏，有些

8、半开放的实验仪，由于不能与上位机相连，只能在硬件实验上选择有限的几种模式，既不灵活，观察也不方便。伟福 EDA6000/EDA2000 由于采用“软件配置”技术，可以用软件设置模式，下载到实验仪，灵活多变。在软件设置模式时，如果器件之间有冲突，软件会给出警告，避免接错线的可能。 适配板与实验仪独立： 伟福 EDA6000/EDA2000 实验仪采用 FPGA/EPLD 适配板与实验仪主体相互独立的结构，实验仪的显示译码、键盘输出均不占用适配板的资源。适配板与实验仪之间用 IO 脚连接，从理论上讲，这种结构可以无限扩展 FPGA/EPLD 实验种类，只要在FPGA/EPLD 适配板上将正确的 I

9、O 信号接到实验仪上，就可以对这种 FPGA/EPLD 进行实验和设计，加上伟福的“软件配置”技术，更是如虎添翼，不但可扩展性强，使用也灵活，不再束手束脚。采用这种相互独立的结构，可以在适配板上正对每种 FPGA/EPLD 来设计制做与芯片完全吻全的编程下载电路，使 FPGA/EPLD 的编程下载更加可靠、稳定。可编程下载器件的种类也不会有限制了，只要有该器件的适配板就行。用户所要做的事就是将编程并行口接到实验仪上。 多种外部设备： 实验仪提供了多种常用外部设备，为学生提供典型的学习电路。这些电路包括并行 ADC、串行 ADC、并行 DAC、串行 DAC、VGA、PS2 鼠标、USB、三线 E

10、EPROM 读写控制、I2C（二线）EEPROM 读写控制、8X8 显示点阵扫描、存储器读写控制等电路，这些电路真实地体现了 EDA 设计的高速、时序严格、抗干扰等特点， 用户控制电路： 在 EDA 的学习中，应强调真实性和实用性。在实际的 EDA 电路中，一般都有 CPU 控制电路与之相结合，完成一个应用系统。伟福 EDA6000/EDA2000 实验仪提供了一个用户 CPU，并且有外围的键盘、八段数码显示、液晶显示屏。使得学生不仅能做 EDA的分部实验和设计，而且可以将各部分组合起来，做完整的系统级的设计。 第二章 硬件结构伟福 EDA6000/EDA2000 实验仪的功能框图如上图。FP

11、GA/EPLD 为 EDA 实验适配板，通过IO 脚与外部设备和配置电路连接。外部设备有喇叭(蜂鸣器)、并行 ADC(ADC0809)、串行ADC(TLC549)、并行 DAC(DAC0832)、串行 DAC(TLC5620)、VGA 控制器、PS2 鼠标接口、三线EEPROM(93C46)、二线 EEPROM(24C02)、8x8 显示点阵、存储器。用户控制 CPU 与 EDA 适配板结合组成完整的系统。“软件配置” 技术由配置电路来实现，配置电路从计算机中的EDA6000/EDA2000 软件开发环境中下载配置定义，将 FPGA/EPLD 的 IO 脚按用户要求做相应配置，将八段数码管、发

12、光二极管、键盘接到要接的 IO 脚上，如果 FPGA/EPLD 在运行状态，配置电路还会将 FPGA/EPLD 的各 IO 脚的状态传到计算机上，在软件界面中显示。在实验仪上也保存了我们所提供的样例实验的配置定义，即使实验仪没有连接到计算机上，也可以直接在实验仪上根据不同的实验内容，用设置键来选择 IO 脚配置。实验仪的布局如图，系统的控制、IO 管脚的配置在 FPGA/EPLD 适配板的下方。 第三章 ALTERA 开发环境使用入门世界各大FPGA/EPLD生产商都有自己的EDA开发环境，也有专业的第三方EDA软件。ALTERA公司的MAX+plusII是其中较常被使用的EDA开发环境，它操

13、作方便、功能强大，提供了原理图输入和 VHDL 语言输入功能，在环境中可以完成编译、查错、设计驱动信号、逻辑功能模拟、时序功能模拟、对 FPGA/EPLD 芯片编程等功能。下面以 VHDL 语言输入设计为例，一步一步描述在 MAX+plusII 开发环境中如何完成 EDA 的设计流程。 1 建立工作文件目录。我们将一个设计称为一个项目，在硬盘上建立一个工作文件目录，目录名应重名命名为英文名。以后与该项目有关的所有设计文件都保存在此目录下。MAX+plusII 软件安装好后，会在硬盘上生成一个 MAX2WORK 目录，我们在 MAX2WORK 之下建立一个工作文件目录，名命为“EX”，本例中所有

14、文件都存在此目录下。 2 新建设计文件。启动 MAX+plusII 开发环境，选择菜单File下的New功能，出现对话框，要求确认“新建”何种类型的文件，有四种类型文件可选择，因为我们新建 VHDL文本，所以选择第三个“Text Editor file”。对话框如图。确认对话框后，开发环境生成一空的文本编辑窗口用于输入 VHDL 文本。 3 输入 VHDL 设计描述。在窗口输入如下 VHDL 程序，本例完成的是一个一位全加器的功能。 LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY EX1 IS PORT ( a : IN STD_LOGIC;

15、 b : IN STD_LOGIC; c_in : IN STD_LOGIC; sum : OUT STD_LOGIC; c_out: OUT STD_LOGIC ); END EX1; ARCHITECTURE behv OF EX1 IS BEGIN sum = a XOR b XOR c_in; c_out ”按钮将信号加入右边选中窗口。确认退出。 10编辑波形。波形窗口中已经有需要驱动的信号的想要观察信号的信号名，现在我们定义需要驱动的信号状态和时序，在本例中只有三路输入信号：c_in、b、a,三路信号共有 8 个状态，在波形定义时，只要列举出这 8 个状态就可以从输出波形中观察到设计

16、的功能是否正确。在波形定义窗口中，选中将要定义的信号名，按鼠标右键，选择弹出菜单的Overwrite下的Clock.功能，出现如图的时钟脉冲波形定义对话框，来定义等宽度的时钟信号，“ Starting Value ” 表 示 该 信 号 的 初 始 状 态 ，“Multiplied By”表示信号脉冲的宽度。分别选中三个信号，在弹出菜单中分别将 c_in 信号的宽度填为 4、b 信号的宽度填为 1、a 信号的宽度填为 2，完成定义后三路信号的波形如图。 三路时钟信号组成了 8 种状态，sum 和 c_out 两路为输出信号，现暂时无法显示，要等待模拟完成后才会有波形输出。 11 保存波形文件。

17、选择菜单File的Save as功能将波形文件保存下来，便于下次模拟时调用。波形文件的后缀为“.SCF”。 12 软件模拟仿真。当有了驱动信号以后，就可以对设计进行模拟仿真，验证设计是否正确。选择MAX+plus II菜单的Simulator功能，出现如图对话框，按“Start”按钮，开始运行软件模拟仿真，下图为仿真后的波形，可以看到仿真输出的 sum 和 c_out 信号，“Value”表示标尺位置上各信号的当前值，在窗口内拖动标尺，观察各信号的当前值是否符合设计要求。在波形窗口中，上方有几个显示框用来显示标尺的时间位置，鼠标的时间位置及两者的时间差，可以用这种方法来观察两信号间的延时。如果

18、信号过多，可用垂直滚动棒移动窗口，如果想要观察的时间不在当前窗口内，可用水平滚动棒将窗口移动到相应的时间段，用窗口左边的放大、缩小功能可以将波形时间展开、收缩，以观察波形的局部细节或全局概况。 13 时序分析。为了能了解软件模拟仿真中各信号之间的具体延时量，可以用 MAX+plusII 提供的时序分析功能来做时序分析。选择MAX+plus II菜单的Timing Analyzer功能，出现如图对话框，按“Start”按钮，启动时序分析，分析完成后，各信号之间的延时时间以表格形式显示出来。 14将信号锁定到芯片的管脚。前面所做的只是逻辑功能的软件模拟仿真，即使模拟仿真、时序分析都达到设计要求，这

19、只是理论上的结果，实际硬件的执行与软件模拟不一定完全一样，最后必须做硬件的验证。在做硬件验证时，各个输入、输出信号必须锁定到具体芯片的脚上，才能将外部信号加进来，将输出信号接出去，根据你的外部电路设计或根据 EDA实验仪的要求，将设计中各个输入、输出信号锁定到芯片的管脚上。选择菜单Assign下的Pin/Location/Chip.功能，出现如图信号与芯片管脚锁定的对话框，在“Node Name”框内填入需要输入、输出的信号名，在“Pin Type”框内显示出该信号的输入、输出类型，在“Pin”复选框内选择芯片的管脚，按右下角的“Add”按钮将信号与管脚的锁定关系加入“Existing Pin

20、 / Location / Chip Assignments”框内，当所有的信号都加入后，按“OK”确认退出。注意：如果你的设计中有时钟信号、复位信号、输出允许信号等可以全局使用的信号，编译器会自动将这些信号分配到芯片的相应全局信号管脚，如果你锁定的管脚不是全局信号脚，在编译综合时，系统会提示有错，解决的方法是，选择Assign菜单下的Global Project Synthesis 功能，在弹出的对话框的“Automatic Global”栏内，去掉所使用全局信号前的选中勾，使其不会被自动分配。按“OK”钮确认退出。 15重新编译设计项目。当设计项目中的信号被锁定到芯片的各管脚上后，需要对项

21、目重新进行编译，重新编译产生的数据文件就会包含管脚的定义。选择MAX+plus II菜单的Compiler功能，出现编译窗口，按窗口内的“Start”按钮，重新编译。 16数据下载到芯片上。当用软件仿真验证设计的电路工作正常。就可以将编译产生的位图文件编程下载到 FPGA 或 EPLD 的芯片上，与外围电路一起共同对设计进行硬件验证。在本例中用EDA6000/EDA2000 的实验仪来验证前面所设计的全加器的功能是否正确。在编程下载之前，首先用下载电缆将计算机的打印口连接到有 FPGA/EPLD 芯片目标板（或 EDA6000/EDA2000 实验仪上），接通目标板（实验仪）的电源。选择MAX

22、+plus II菜单的Programmer功能，启动编程下载程序，如果是第一运行编程功能，软件会自动弹出对话框，让用户设置编程下载硬件连接方式，如图，在对话框中的“Hardware Type”选择框内选择“ByteBlaster(MV)”编程下载方式，在软件安装好后只需设置编程下载方式一次，设置好以后如果下载的硬件没有变化，无需再次设置。 在编程下载窗口中，EPLD 的下载与 FPGA 下载略有不同，EPLD 的下载按“Program”钮，软件会对目标板上的芯片检测、编程、校验，完成后显示“编译完成”，FPGA 的下载要按“Configure”钮，软件将程序下载到目标板上芯片中。 17设置/选

23、择实验仪的工作模式。当程序下载到芯片上后就可以用实验仪进行实验来验证我们所做设计是否正确，在进行实验之前，要对实验仪的模式进行设置，以便将芯片的输入输出管脚接到实验仪的键盘和 LED 上，工作模式可以从计算机上的 EDA6000/EDA2000软件下载到实验仪中，在没有计算机时，也可以在实验仪上选择相应模式，这些模式已经固化在实验仪中。 在实验仪上选择工作模式：按下实验仪上“MODE SELECT”模式选择按钮不松，八段数码管显示“-XX”，其中“XX”为当前模式号，按“K7”钮，模式号减 1，按“K6”钮模式号加 1，本例实验中对应的工作模式为“模式 1”，按动“K6”或“K7”直到模式号显

24、示为“-01”，松开“MODE SELECT”按钮确认，再次按下、松开此按钮，实验仪进行工作状态。在“模式 1”情况下，K0 键接信号“a”，K 1 键接信号“ b”，K2 键接信号“c_in”，同时这三个输入信号的状态也在 L0、L1、L2 上显示，两个输出信号“c_out”接 L9，“sum”接 L8，同时八段数码管也显示五个信号的值，S0 接信号“a”，S1 接信号“b”，S2 接信号“c_in”，S4 接信号“sum”，S5 接信号“c_out”。 18在实验仪验证设计。设计电路已经下载到实验仪的适配板上，实验仪的工作模式也选择好，下面就可对设计进行硬件上验证。分别按下 K0、K1、K

25、2 键，改变其状态，表示三个输入信号“a”“b”“c_in”的状态的改变，观察发光管 L8 和 L9，以及八段数码管的 S4和 S5 的输出是否有相应变化。 至此，用户已经一步一步地学会了在 ALTERA 的 EDA 开发环境 MAX+Plus II 中，从最初的新建项目直到最后用硬件来实现设计思想的各个主要步骤，为了易于学习，中间有一些环节没有介绍，这需要用户在以后的学习和开发过程中逐步了解，逐步提高。在开发过程中，也可以参考 EDA 开发环境的说明和软件中的帮助。 注意：在 ALTERA 的 MAX+Plus II 开发环境中，如果用户在设计中使用了时钟信号、复位信号、输出允许信号等可以全

26、局使用的信号，编译器会自动将这些信号分配到芯片的相应全局信号管脚，如果你锁定的管脚不是全局信号脚，在编译综合时，系统会提示有错，解决的方法是，选择Assign菜单下的Global Project Synthesis 功能，在弹出的对话框的“Automatic Global”栏内，去掉所使用全局信号前的选中勾，使其不会被自动分配。按“OK”钮确认退出。 实验一 D触发器设计一 实验目的1掌握用VHDL语言设计时序电路的方法。2掌握用VHDL语言设计D触发器的方法。3熟悉电路设计的系统仿真和实验箱仿真过程。二 实验内容用VHDL设计一个同步复位的D触发器。三 设计思路 本程序即采用RTL描述的方法

27、，编写VHDL源程序。四 实验步骤1分析实验要求，看懂设计思路。2编写VHDL源程序。 3在MAX+plus软件环境下调试，并进行波形仿真。4下载到仿真开发系统中，检验正误。5完成实验报告，包括源程序、仿真波形和实验结果分析。实验二 七人表决电路一 实验目的1. 掌握用VHDL语言设计时序电路的方法。2学会运用CASE或IF语句。3. 熟悉电路设计的系统仿真和实验箱仿真过程。二 实验内容 设计一个七人表决器，并行输入，当大多数赞成时，电路输出为“1”，反之，当没有超过半数以上的赞成，电路则输出“0”。三 设计思路 分析七人表决器的输入输出关系，可利用全加器电路或者行为描述方式实现表决器的功能。四 实验步骤1分析实验要求，看懂设计思路。2编写VHDL源程序。 3在MAX+plus软件环境下调试，并进行波形仿真。4下载到仿真开发系统中，检验正误。5完成实验报告，包括源程序、仿真波形和实验结果分析。五. 实验思