原码一位乘法器的设计Word文件下载.docx

1、1.3 设计环境硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。EDA环境：Foundation 3.1设计软件。第二章详细设计方案2.1 顶层方案图的设计与实现顶层方案图实现原码一位乘法运算的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。2.1.1创建顶层图形设计文件顶层图形文件主要由两个数据输入端，一个脉冲输入端，一个启停控制端，一个数据输出端组成。定点原码一位乘乘法器的顶层原理图见图2.1。2.1.2器件的选择与引脚锁定（1）器件的选

2、择硬件设计环境基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，采用目标芯片为Xlinx XCV200可编程逻辑芯片。（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，原理图中各信号及Xlinx XCV200芯片引脚对应关系如下表：原理图信号芯片管脚X7P94OUTHIGH7P236X6P95OUTHIGH6P237X5P96OUTHIGH5P238X4P97OUTHIGH4P3X3P100OUTHIGH3P4X2P101OUTHIGH2P5X1P102OUTHIGH1P6X0P103OUTHIGH0P7Y7P7

3、9OUTLOW7P215Y6P80OUTLOW6P216Y5P81OUTLOW5P217Y4P82OUTLOW4P218Y3P84OUTLOW3P220Y2P85OUTLOW2P221Y1P86OUTLOW1P222Y0P87OUTLOW0P223CLRP73CLKP2132.2第二层方案图的设计与实现第二层图形文件主要由两个数据输入端，一个脉冲输入端，一个启停控制端，一个数据输出端以及相对应的被乘数寄存器模块，乘数寄存器模块，部分积寄存器模块，加法器模块，计数器模块，数据选择电路模块以及移位电路模块组成。第二层原理图见图2.2。计数器模块起控制整个运算过程的作用。实现控制器的功能，其它所有需

4、要脉冲的模块均受计数器即控制器的控制。当控制器的输入端（清零端）为低电平的时候，控制器才启动整个运算过程，只有当控制器的输出出现脉冲的时候，其它需要脉冲的模块才开始工作，当达到需要运算次数后，控制器封锁脉冲。各寄存器保持值不变。被乘数寄存器模块的功能是实现被乘数寄存，接收来自外部输入数据,提供选择器模块的输入。乘数寄存器模块的功能是实现乘数的寄存，接收来自外部输入数据,还具有向右移位的功能，将从部分积寄存器传来的数据保存在最高位，同时将乘数的最低位输出作为数据选择器的控制端。也作为最后乘积的低位部分寄存器。数据选择器模块的功能是实现数据的选择，当从乘数寄存器传来的控制信号为高电平时，输出为被乘

5、数，作为加法器的一个输入，当从乘数寄存器传来的控制信号位低电平时，输出为零，作为加法器的输入。部分积寄存器模块的功能是寄存从移位电路传过来的数据，作为加法器的输入。移位电路模块起将部分积移位的作用，同时达到了让所有模块在同一个脉冲下工作脉冲同步的作用，由于用组合逻辑电路形成的移位电路不需要脉冲的打入就能工作，当加法器的输出改变时，移位电路就将移位后的部分积送给了部分积寄存器，而不需要让部分积先将未移位的部分积打如寄存器，再移位的过程。 图2.1 定点原码一位乘乘法器的顶层原理图图2.2 定点原码一位乘乘法器的第二层原理图2.3功能模块的设计与实现被乘数寄存器模块，乘数寄存器模块，计数器模块，部

6、分积寄存器模块用verilog HDL语言设计输入方式实现。数据选择器模块用原理图设计输入方式实现。2.3.1被乘数寄存器模块的设计与实现此模块用Verilog HDL语言输入方式设计，运算位数为8位，实现被乘数的接收及寄存，提供选择器模块的输入。用X总线输入，XOUT总线输出。当输入端LOAD为高电平的时候，被乘数寄存器把总线X的数据打入，当LOAD为低电平的时候，被乘数寄存器保持数据不变。该模块的符号如图2.31。 图2.311 被乘数寄存器的符号Verilog代码如下：module JICUNQIX （CLK, X, LOAD, XOUT） ;input CLK ;input 7:0 X

7、 ;input LOAD ;output 7:0 XOUT ;reg 7:0XOUT;/ add your declarations herealways （posedge CLK） begin if（LOAD）XOUT=X; end / add your code hereendmodule被乘数寄存器模块功能仿真见图2.312图2.312被乘数寄存器模块功能仿真当脉冲的上升沿到来的时，数据被打入寄存器，符合要求。2.3.2乘数寄存器模块的设计与实现 此模块用Verilog HDL语言输入方式设计，运算位数为8位，实现乘数的接收及寄存，还具有向右移位的功能。Y总线做为输入，YOUT总线作为输

8、出。当LOAD为高电平的时候，总线Y上的数据被打入乘数寄存器中。当LOAD为低电平的时候，每到来一个脉冲，乘数寄存器向右移动一位，并将从INPUT进入的数据打入最高位，同时将最低位的值赋给输出端LOWBIT。实现乘数寄存和移位。该模块的符号如图2.321。 图2.321乘数寄存器的符号module JICUNQIY （LOAD, INPUT, Y, CLK, LOWBIT, YOUT） ;input INPUT ;0 Y ;output LOWBIT ;0 YOUT ;reg LOWBIT;0YOUT;begin if（LOAD） YOUT=Y; LOWBIT=YOUT0; end else

9、YOUT =YOUT1; YOUT7=INPUT;乘数寄存器模块功能仿真见图2.322图2.322乘数寄存器模块功能仿真LOAD为高电平的时候，数据被打入。以后每个脉冲的上升沿到来是INPUT被打入最高位。2.3.3部分积寄存器模块的设计与实现 此模块用Verilog HDL语言输入方式设计，运算位数为8位，功能是寄存从移位电路传过来的数据，作为加法器的输入。总线IN作为输入，总线OUT作为输出。当CLR为高电平的时候，部分积寄存器的输出被清零。当CLR为低电平的时候，每到来一个脉冲，就将通过移位电路送过来的值赋给输出端OUT。该模块的符号如图2.331。 图2.331部分积寄存器的符号mod

10、ule JCQBFJ （CLK, CLR, IN, HIGH, OUT） ;input CLR ;0 IN ;input HIGH ;0 OUT ;reg7:0OUT; OUT7:0=IN7:0; OUT7=HIGH;部分积寄存器模块功能仿真见图2.332图2.332部分积寄存器模块功能仿真输出数据即为输入数据，符合设计要求。2.3.4计数器模块的设计与实现 此模块用Verilog HDL语言输入方式设计，起控制整个运算过程的作用。当CLR为高电平的时候，计数器被清零，同时CLKO为高电平。以后每进来一个脉冲，计数器加1，直到加到7，也就是乘数移位次数达到8次的时候，CLKO输出为低电平。该模

11、块的符号如图2.341。 图2.341计数器模块的符号 Verilog代码如下： module JiShuQi （CLKI, CLR, CLKO） ;input CLKI ;output CLKO ;reg CLKO;reg 3:0temp;always （posedge CLKI or posedge CLR） if（CLR） begin; temp=0; CLKO=1; if（temp=7） CLKO=0; temp=temp+1;end 计数器模块功能仿真见图2.342图2.342 计数器模块功能仿真当计数脉冲达到8的时候，脉冲输出恒为低电平脉冲，符合设计要求，能达到控制作用。2.3.5

12、二选一选择器模块此模块用原理图输入方式设计，运算位数为8位，功能是实现数据的选择。当输入端CTR为高电平的时候，输出OUT为乘数寄存器传进值，当CTR为低电平的时候，输出OUT为0。电路原理图见图2.351。二选一选择器模块功能仿真见图2.352和图2.353图2.352 二选一选择器模块功能仿真当CTR为高电平时，输出为乘数 ，符合要求。当CTR为低电平时，输出为0，符合要求。图2.351 二选一选择电路的原理图2.4 仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。（1）建立仿真波形文件及仿真信号选择功能仿真时，首先选定需要仿真的模

13、块，建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，实验中为了让运算没有错误，需要对每一个非元件库中提供的模块进行功能仿真。选定的仿真信号和设置的参数图所示。（2）功能仿真结果与分析定点原码一位乘乘法器的整体功能仿真见图2.41和2.42。 图2.41输入被乘数3H，乘数4H，输出为0C，结果正确。 图2.42输入被乘数5H，乘数4H，输出为14（16进制数），结果正确。第3章编程下载与硬件测试3.1 编程下载利用XilinxFoudation3.1的编程下载功能，将得到的furui.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。3.2 硬件测试及结果分析 由于本

14、人能力有限，该步骤未能完成。参考文献1 曹昕燕. EDA技术实验与课程设计M.北京：清华大学出版社，20062 范延滨.微型计算机系统原理、接口与EDA设计技术M.北京：北京邮电大学出版社，20063 王爱英.计算机组成与结构（第4版）M.北京：4王金明 杨吉斌.数字系统设计与verilog HDL 北京：电子工业出版社5侯建军.数字逻辑与系统解题指导和Foundation操作指南 北京 2001 中国铁道出版社6王冠 黄熙 王鹰.Verilog HDL与数字电路设计 机械工业出版社。7范延滨.微型计算机系统原理、接口与EDA设计技术M.北京：课程设计总结：主要从以下几方面总结：1设计过程中出

15、现的问题及采用的解决方法；2设计达到的目的；3感受。这次设计题目的原理难度不大，但对于基础不是很好的我来说，还是有一定难度的。所以在实现的过程中还是出现了很多问题。最初做二选一选择器模块时用的是VerilogDHL语言，但是由于刚刚接触该语言，掌握的不是很到位，所以并没有成功的实现预想的功能。后来在老师的指导下，改用了组合逻辑电路，完成了实验的仿真调试。但是由于本人的基础知识掌握的并不深刻，能力有限，最终并未完成编程下载和硬件测试，这也是本次设计的最大遗憾。通过本次实验，我学到了很多重要的东西。首先是学到了EDA设计的基本方法及其思想；其次，培养了我查阅资料的能力；最后，在实验的整个过程中，我的动手能力得到了一定程度的提高。指导教师评语：指导教师（签字）： 年 月 日课程设计成绩