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1、14可编程逻辑阵列PAL的与阵列 ，或阵列 。15 通用逻辑阵列GAL的与阵列 ，或阵列 。16 数字系统中常用的LSI（大规模集成电路）可分为 、 和 三种类型。17 集成度是集成电路一项很重要的指标，可编程逻辑器件按集成密度可分为 和 两类。18 CPLD器件中至少包含 、 和 三种结构。11 与阵列 或阵列12 不可编程 可编程13 可编程 可编程14 可编程 不可编程15 可编程 不可编程16 非用户定制电路（通用集成电路） 全用户定制电路（专用集成电路） 半用户定制电路17 低密度可编程逻辑器件 高密度可编程逻辑器件18 可编程逻辑宏单元 可编程I/O单元 可编程内部连线19 采用“

2、自顶向下”的设计法时，描述器件总功能的模块放在最上层，称为 ，描述器件某一部分功能的模块放在下层，称为 。20 元件例化是将预先设计好的设计实体作为一个 ，连接到当前设计实体中一个指定的 。21 VHDL的并行语句在结构体中的执行是 的，其执行方式与语句书写的顺序无关。22 VHDL的并行信号赋值语句的赋值目标必须都是 。23 VHDL的顺序语句只能出现在 、 和 中，是按程序书写的顺序自上而下、一条一条地执行。24 VHDL的变量（VARIABLE）是一个 ，只能在进程、函数和过程中声明和使用。25 VHDL的信号（SIGNAL）是一种数值容器，不仅可以容纳 ，也可以保持 26 IEEE于1

3、987年公布了VHDL的 语法标准。19顶层设计 底层设计20元件 端口21并行运行22 信号23 进程 过程 函数24 局部量25当前值 历史值26 IEEE STD 1076-198727 Quartus的编程下载设计文件包括 和 两部分。28 PLD的基本结构通常采用点阵表示。一般在线段的交叉处加 表示固定连接，加 表示可编程连接。27引脚锁定 编程下载28 . 1 . VHDL是在（ ）年正式推出的。 A 1983 B 1985 C 1987 D 19892 在C语言的基础上演化而来的硬件描述语言是（ ） A VHDL B Verilog HDL C AHDL C CUPL3 在设计输

4、入完成之后，应立即对设计文件进行（ ） A 编辑 B 编译 C 功能仿真 D 时序仿真4 VHDL的实体声明部分用来指定设计单元的（ ） A 输入端口 B 输出端口 C 引脚 D 以上均可5 一个实体可以拥有一个或多个（ ） A 设计实体 B 结构体 C 输入 D 输出1C 2B 3B 4D 5B6 在VHDL的端口声明语句中，用（ ）声明端口为双向方向。 A IN B OUT C INOUT D BUFFER7 在VHDL中，PROCESS结构是由（ ）语句组成的。A 顺序 B 顺序和并行 C 并行 D 任何8 在VHDL中，用语句（ ）表示clock的下降沿。 A clock,EVENT

5、B clock,EVENT AND clock=1clock=clock,EVENT AND clock=在VHDL的IEEE标准库中，预定义的位数据类型BIT有（ ）种逻辑位。 A 2 B 3 C 8 D 910 在VHDL中，条件信号赋值语句WHEN_ELSE 属于（ ）语句。 A 并行兼顺序 B 顺序 C 并行 D 不存在的6C 7A 8D 9A 10C11 Quartus工具软件具有（ ）等功能。 A 编辑 B 编译 C 编程 D 以上均可12 使用Quartus工具软件实现原理图设计输入，应采用（ ）方式。 A 图形编辑 B 文本编辑 C 符号编辑 D 波形编辑 13使用Quartu

6、s的图形编辑方式输入的电路原理图文件必须通过（ ）才能进行仿真验证。 A 编辑 B 编译 C 综合 D 编程14使用Quartus工具软件实现文本设计输入，应采用（ ）方式。15 在Quartus集成环境下，要创建新的VHDL文件时，应选择编辑文件类型对话框“Device Design Files”中的（ ）A AHDL File B EDIF File C VHDL File D Verilog HDL File 11D 12A 13B 14B 15C16执行Quartus的（ ）命令，可以对设计电路进行功能仿真或者时序仿真。 A Start Software Build B Start S

7、imulator C Start Compilation D Compilation Report 17 Quartus的图形设计文件类型是（ ） A .vwf B.bdf C .vhd D .v18 Quartus的波形文件类型是（ ）19 在下列器件中，不属于PLD的器件是（ ）A PROM B PAL C SRAM D PLA20 用PLA进行逻辑设计时，应将逻辑函数表达式变换成（ ）式A 与非与非 B 异或 C 最简与或 D 最简或与21 始于1970年出现第一块可编程逻辑器件PLD是（ ）A PROM B PAL C GAL D PLA答案16B 17B 18A 19C 20C 21

8、A三、（名词解释）：（要求写出下列缩写对应的英文全称及中文翻译）。（每题5分，共20分）1、EDA 2. DDS3、 CPLD4、FPGA5、VHDL 6、LPM四、（程序题）：（共10分）判断下面2个程序中是否有错误，若有则指出哪一行有错误，并予以改正。程序1：1 Signal A, EN : std_logic;2 Process （A, EN）3 Variable B :4 Begin5 If EN=1 then B=A; end if;6 End process;程序2：1 Architecture one of sample is2 Variable a, b, c : intege

9、r;3 Begin4 C=a+b;5 End;1 下面是D触发器的VHDL程序，请根据注释符后的文字将程序补充完整。LIBRARY IEEE ;（1） -允许使用相应的程序包中的内容ENTITY DFF1 IS PORT （CLK : IN STD_LOGIC ; D : Q : OUT STD_LOGIC ）; END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; -类似于在芯片内部定义一个数据的暂存节点 BEGIN（2） -进程语句（3） -检测clk的上升沿 THEN Q1 = D ;（4） -结束IF语句 END PROCE

10、SS ;（5） -将内部的暂存数据向端口输出（双横线-是注释符号） END bhv;五（设计题）（共20分）下面是一个4选1多路选择器程序的实体部分，试用IF_THEN语句的表达方式完成此VHDL程序的结构体部分。选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0；s1=1，s0=1时分别执行y=a、y=b、y=c、y=d。library ieee;use ieee.std_logic_1164.all;entity mux41 isport（a,b,c,d:in std_logic; s0,s1: y:out s

11、td_logic）;end mux41;1、下图是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和yb。试用元件例化语句实现此电路。（提示：先设计一个单2选1的电路，然后在双2选1电路里用元件例化语句实现）（20分）1.VHDL：Very High Speed Integrated Circuit Hardware Description Design Language 高速集成电路硬件描述语言；2.FPGA：Field Programmable Gate Array 现场可编程门阵列；3.CPLD： Complex Programmable Logi

12、c Device复杂可编程逻辑器件4. LPM：Library Parameterized Modules 参数化宏功能模块库1.EDA：Electronic Design Automation 电子设计自动化技术；2DDS：Derect Digital Synthesizer 直接数字合成器；四第5行有两个错误：1）对EN条件判断语句错误，应该改为：EN=12）B为变量，对变量的赋值格式错误，应该改为：B:=A第2行 将变量Variable改成信号Signal（1）USE IEEE.STD_LOGIC_1164.ALL ;（2）PROCESS （CLK,Q1）（3）IF CLKEVENT A

13、ND CLK = （4）END IF;（5）Q = Q1 ;五 architecture one of mux41 is signal s:std_logic_vector（1 downto 0）; begin s=s1&s0; process（s） if （s=00） then y=a; elsif （s=01=b;10=c; else y=d; end process;end one;-Mux21:entity mux21 is port（a,b,s:in bit;out bit）;end mux21;architecture one of mux21 is ya2,b=a3,s=s0,y=tmp）; u2:a1,b=tmp,s=a1,y=outy）;end muxa;五