VHDL程序练习题含答案.docx

1、VHDL程序练习题含答案VHDL程序填空题(1) 在下面横线上填上合适的 VHDL关键词，完成2选1多路选择器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; 1 MUX21 ISPORT(SEL:IN STD_LOGIC;A,B:IN STD_LOGIC;Q: OUT STD_LOGIC );END MUX21; 2 BHV OF MUX21 ISBEGINQ=A WHEN SEL= 1 ELSE B;END BHV;(2) 在下面横线上填上合适的语句，完成 BCD-7段LED显示译码器的设计。LIBRARY IEEE ;USE IEEE.STD_L

2、OGIC_1164.ALL;ENTITY BCD_7SEG ISPORT( BCD_LED : IN STD_LOGIC_VECTOR(3 DOWNTO 0);LEDSEG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END BCD_7SEG;ARCHITECTURE BEHA VIOR OF BCD_7SEG ISBEGINPROCESS(BCD_LED)3IF BCD_LED=0000 THEN LEDSEG=0111111;ELSIF BCD_LED=0001 THEN LEDSEG=0000110;ELSIF BCD_LED=0010 THEN LEDSEG=

3、 ;ELSIF BCD_LED=0011 THEN LEDSEG=1001111;ELSIF BCD_LED=0100 THEN LEDSEG=1100110;ELSIF BCD_LED=0101 THEN LEDSEG=1101101;ELSIF BCD_LED=0110 THEN LEDSEG=1111101;ELSIF BCD_LED=0111 THEN LEDSEG=0000111;ELSIF BCD_LED=1000 THEN LEDSEG=1111111;ELSIF BCD_LED=1001 THEN LEDSEG=1101111;-ELSE LEDSEG= 5 ;END IF;E

4、ND PROCESS;END BEHA VIOR;(3) 在下面横线上填上合适的语句，完成数据选择器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX16 ISPORT( D0, D1, D2, D3: IN STD_L0GIC_VECT0R(15 DOWNTO 0);SEL: IN STD_LOGIC_VECTOR( DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END;ARCHITECTURE ONE OF MUX16 ISBEGINWITH 7 SELECTY = D0 WHEN

5、 00,D1 WHEN 01,D2 WHEN 10,D3 WHEN 8 ;END;（四）在下面横线上填上合适的语句，完成 JK触发器的设计。说明：设计一个异步复位/置位JK触发器，其真值表如下：INPUTOUTPUTPSETCLRCLKJKQ01XXX110XXX000XXX不定 11上升沿01011上升沿10111上升沿11翻转11上升沿00保持LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JKFF1 ISPORT (PSET,CLR,CLK,J,K : IN STD_LOGIC;Q : OUT STD_LOGIC);END JKFF1;AR

6、CHITECTURE MAXPLD OF JKFF1 ISSIGNAL TEMP:STD_LOGIC;BEGINPROCESS(PSET,CLR,CLK)BEGINIF (PSET=0AND CLR=1 ) THEN TEMP=1;ELSIF (PSET=1AND CLR=0 ) THEN TEMP=0;ELSIF (PSET=0AND CLR=0 ) THEN NULL; 9 (CLKEVENT AND CLK=1) THEN (J=0 AND K=0) THEN TEMP=TEMP;ELSIF (J=O AND K=1) THEN TEMP=0：ELSIF (J=1 AND K=O) TH

7、EN TEMP=1：ELSIF (J=1 AND K=1) THEN TEMP= 11END IF;END IF;END PROCESS;Q=TEMP;END ;（五）在下面横线上填上合适的语句，完成计数器的设计。说明：设电路的控制端均为高电平有效，时钟端 CLK，电路的预置数据输入端为 4位D,计数输出端也为4位Q,带同步始能EN、异步复位CLR和预置控制LD的六进制减法计数器。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY

8、 CNT6 ISPORT(EN,CLR,LD,CLK:IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(3 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT6;ARCHITECTURE BEHA OF CNT6 ISSIGNAL QTEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLR,LD)-CLR=1 清零-判断是否上升沿: -判断是否置位-判断是否允许计数13 :-等于0，计数值置5-否则，计数值减1BEGINIF CLR=1 THEN QTEMP=0000

9、;ELSIF (CLKEVENT AND CLK=1) THENIF LD=1 THEN QTEMP= 12ELSIF EN=1 THENIF QTEMP=OOOO THEN QTEMP= ELSE QTEMP= 14 :END IF;END IF;END IF;Q=QTEMP;END PROCESS;END BEHA;（六）在下面横线上填上合适的语句，完成状态机的设计。说明：设计一个双进程状态机，状态 0时如果输入”10则转为下一状态，否则输出 ”1001” 状态1时如果输入” 11则转为下一状态，否则输出”0101”；状态2时如果输入” 01则转为下 一状态，否则输出”1100”状态3时如

10、果输入” 00则转为状态0,否则输出”0010”复位时为状态0。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MOORE1 ISPORT (DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0);CLK, RST:IN STD_LOGIC;Q: OUT STD_L0GIC_VECT0R(3 DOWNTO 0);END;ARCHITECTURE ONE OF MOORE1 ISTYPE ST_TYPE IS (ST0, ST1, ST2, ST3); -定义

11、4 个状态SIGNAL CST, NST: ST_TYPE; -定义两个信号(现态和次态)SIGNAL Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINREG: PROCESS(CLK, RST) -主控时序进程BEGINIF RST=1 THEN CST= ; -异步复位为状态 0ELSIF CLKEVENT AND CLK=1 THENCST IF DATAIN=10 THEN NST=ST1;ELSE NST=ST0; Q1 IF DATAIN=11 THEN NST=ST2;ELSE NST=ST1; Q1 IF DATAIN=01 THEN NST=ST3;

12、ELSE NST=ST2; Q1 IF DATAIN=00 THEN NST=ST0;ELSE NST=ST3; Q1=0010; END IF; 17 ;END PROCESS;Q=Q1;END;(7) 在下面横线上填上合适的语句，完成减法器的设计。由两个1位的半减器组成一个 1位的全减器-1位半减器的描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HALF_SUB ISPORT(A,B : IN STD_LOGIC;DIFF,COUT : OUT STD_LOGIC);END HALF_SUB;ARCHITECTURE ART OF HA

13、LF_SUB ISBEGINCOUT= ; -借位DIFF= ; -差END ;-1位全减器描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FALF_SUB ISPORT(A,B,CIN: IN STD_LOGIC;DIFF,COUT : OUT STD_LOGIC);END FALF_SUB;ARCHITECTURE ART OF FALF_SUB ISCOMPONENT HALF_SUBPORT(A,B : IN STD_LOGIC;DIFF,COUT : OUT STD_LOGIC);END COMPONENT; 20 T0,T1,T2

14、:STD_LOGIC;BEGINU1: HALF_SUB PORT MAP(A,B, ,T1);U2: HALF_SUB PORT MAP(T0, 22 , ,T2);COUT= 24 ;END ;(8) 在下面横线上填上合适的语句，完成分频器的设计。说明：占空比为1： 2的8分频器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CLKDIV8_1TO2 ISPORT(CLK:IN STD_LOGIC;CLKOUT:OUT STD_LOGIC );END CLKDIV8_1TO2;A

15、RCHITECTURE TWO OF CLKDIV8_1TO2 ISSIGNAL CNT:STD_LOGIC_VECTOR(1 DOWNTO 0);SIGNAL CK:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF RISING_EDGE( 25 ) THENIF CNT=11 THENCNT=00;CK= ;ELSE CNT= ;END IF;END IF;CLKOUT=CK;END PROCESS;END;(9) 在下面横线上填上合适的语句，完成 60进制减计数器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE

16、.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT ISPORT(CLK: IN STD_LOGIC;H,L: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COUNT;ARCHITECTURE BHV OF COUNT ISBEGINPROCESS(CLK)VARIABLE HH,L L: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF CLKEVENT AND CLK=1 THENIF LL=0 AND HH=O THENHH:=0101; LL:=1001;ELSIF LL=0 THENLL:= ;HH:= ;E

17、LSELL:= ;END IF;END IF;H=HH;L=LL;END PROCESS;END BHV;（十） 在下面横线上填上合适的语句，完成 4-2优先编码器的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CODE4 ISP0RT(A,B,C,D : IN STD_LOGIC;Y0,Y1 : OUT STD_LOGIC);END CODE4;ARCHITECTURE CODE4 OF CODE4 ISSIGNAL DDD:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL Q:STD_LOGIC_VECTOR(

18、31 DOWNTO 0);BEGINDDD= 32 ;PROCESS(DDD)BEGINIF (DDD(O)=O) THEN Q = 11;ELSIF (DDD(1)=0) THEN Q = 10;ELSIF(DDD (2)=0) THEN Q=01;ELSE Q = 00;END IF; 33 ;Y1=Q(0); Y0=Q(1);END CODE4;(十一)在下面横线上填上合适的语句，完成 10位二进制加法器电路的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ 34 .ALL;ENTITY ADDER1 ISPO

19、RT(A,B:IN STD_LOGIC_VECTOR(9 DOWNTO 0);COUT:OUT STD_LOGIC;SUM:OUT STD_LOGIC_VECTOR(9 DOWNTO 0);END;ARCHITECTURE JG OF ADDER1 ISSIGNAL ATEMP: STD_LOGIC_VECTOR(10 DOWNTO 0);SIGNAL BTEMP: STD_LOGIC_VECTOR(10 DOWNTO 0);SIGNAL SUMTEMP: STD_LOGIC_VECTOR( 35 DOWNTO 0);BEGINATEMP= 0 & A;BTEMP= 0 & B;SUMTEMP

20、= 36 ;SUM=SUMTEMP(9 DOWNTO 0);COUT= 37 ;END JG;（十二）在下面横线上填上合适的语句，完成移位寄存器的设计。说明：8位的移位寄存器，具有左移一位或右移一位、并行输入和同步复位的功能。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY SHIFTER ISPORT(DATA :IN STD_L0GIC_VECT0R(7 DOWNTO 0);CLK:IN STD_LOGIC;SHIFTLEF

21、T，SHIFTRIGHT:IN STD_LOGIC;RESET:IN STD_LOGIC;MODE:IN STD_LOGIC_VECTOR(1 DOWNTO 0);QOUT:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);END SHIFTER;ARCHITECTURE ART OF SHIFTER ISBEGINPROCESSBEGIN-等待上升沿-同步复位-右移一位-左移一位-不移，并行输入 (RISING_EDGE(CLK);IF RESET=1 THEN QOUTQOUTQOUTQOUTNULL; 42 ;END IF;END PROCESS;END ART;（

22、十三）在下面横线上填上合适的语句，完成计数器的设计。说明：设计一个带有异步复位和时钟使能的一位八进制加法计数器（带进位输出端）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT8 ISPORT （CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR（ 43 DOWNTO 0）;COUT : OUT STD_LOGIC );END CNT8;ARCHITECTURE BEHA V OF CNT8 ISBEGINPROCESS(CLK

23、, RST, EN) 44 CQI : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINIF RST = 1 THEN CQI := “ 000” ; 45 CLKEVENT AND CLK=1 THENIF EN = 1 THENIF CQI 111 THEN CQI := 46 ;ELSE CQI := 47 ;END IF;END IF;END IF;IF CQI = 111 THEN COUT = 1;ELSE COUT = 0;END IF;CQ = CQI;END PROCESS;END BEHA V;(十四)在下面横线上填上合适的语句，完成序列信号发生器的设计

24、。说明：已知发送信号为” ”，要求以由高到低的序列形式一位一位的发送， 发送开始前及发送完为低电平。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY XULIE ISPORT (RES, CLK: IN STD_LOGIC;Y: OUT STD_LOGIC );END;ARCHITECTURE ARCH OF XULIE ISSIGNAL REG:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(CLK, RES)BEGINIF(CLK EVENT AND CLK= 1 ) THENIF RES= 1 THENY=

25、 0 REG= 48 ;-同步复位，并加载输入ELSE Y= 49 ; -高位输出REG= 50 ; -左移，低位补 0END IF;END IF;END PROCESS;END;(十五)在下面横线上填上合适的语句，完成数据选择器的设计。说明：采用元件例化的设计方法， 先设计一个2选1多路选择器，再使用3个2选1多路选择器构成一个4选1多路选择器。LIBRARY IEEE; -2选1多路选择器的描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX21 ISPORT(A,B,SEL : IN STD_LOGIC;Y : OUT STD_LOGIC);END MUX21

26、;ARCHITECTURE ART OF MUX21 ISBEGINY=A WHEN SEL=0 ELSE B;END ;LIBRARY IEEE; -4选1多路选择器的描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(A,B,C,D : IN STD_LOGIC;S1,S2 : IN STD_LOGIC;Y:OUT STD_LOGIC);END;ARCHITECTURE ART OF MUX41 ISCOMPONENT MUX41PORT(A,B,SEL : IN STD_LOGIC;Y : OUT STD_LOGIC);END COMPON

27、ENT; 51 Y1,Y2:STD_LOGIC;BEGINU1: MUX21 PORT MAP(A,B,S1, 52 );U2: MUX21 PORT MAP(C,D, 52 ,Y2);U2: MUX21 PORT MAP(Y1,Y2, 54 ,Y);END ;(十六)在下面横线上填上合适的语句，完成 8位奇偶校验电路的设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY PC ISPORT ( A : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y : OUT STD LOGIC）；END PC;ARCHITECTURE A

28、 OF PC ISBEGINPROCESS(A).VARIABLE TMP: STD_LOGIC;BEGINTMP 55 0;FOR I IN 0 TO 7 LOOPTMP:= 56 END LOOP;Y= 57 ;END PROCESS;END;(十七)在下面横线上填上合适的语句，完成一个逻辑电路的设计， 其布尔方程为 Y=(A+B)(CO D)+(B F).LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY COMB ISPORT(A, B,C,D,E,F,: IN STD_LOGIC;Y: OUT STD_LOGIC);END COMB;ARCHITECTURE ONE OF COMB ISBEGINY=(A OR B) AND (C