大二eda课程设计Word格式.docx

1、 学 号 09702303 系主任 张红兵 教研室主任 苏品刚 指导教师 邢亚从 目录第一章 绪论 11.1 EDA技术的概述 11.1.1 EDA的基本概念 11.1.2 EDA的发展历程 11.1.3 EDA的发展趋势 11.2 EDA技术的设计方法 2第二章 设计要求 32.1课程设计要求 32.2设计原理图 3第三章 系统的设计 43.1 设计模块图 43.2 设计思路 43.3设计程序 53.3.1分频 53.3.2正弦波 53.3.3特殊波 63.3.4方波 83.3.5三角波 83.3.6时钟输入 93.3.7输出波形选择 103.4 设计模块 103.5管脚定义 113.6实验

2、结果 11第四章 心得体会 13参考文献 14第一章 绪论1.1 EDA技术的概述EDA技术简介电子设计自动化（EDA，ElectronicsDesignAutomation）是一种以计算机为基本工作平台，利用计算机图形学、拓扑逻辑学、计算数学、人工智能学等多种计算机应用学科的最新成果开发出来的一整套软件工具，是用于帮助电子设计工程师从事电子元件、产品和系统设计的综合技术。电子设计技术的核心就是EDA技术。EDA技术主要能辅助进行三方面的设计工作，即集成电路（1C，IntegrateCircuit）设计、电子电路设计和印刷电路板（PCB，PrintedCircuitBoard）设计。1.1.1

3、 EDA的基本概念电子设计自动化技术（EDA）以计算机为基础工作平台，以微电子技术为物理基础，以现代电子技术设计技术为灵魂，采用计算机软件工具，最终实现电子系统或专用集成电路的设计。它可简单概括为以大规模可编程逻辑器件为设计载体，通过硬件描述语言或将逻辑图输入给相应EDA开发软件，经过编译和仿真，最终将所设计的电路下载到设计载体中，从而完成系统设计任务的一门新技术。1.1.2 EDA的发展历程伴随着计算机、集成电路、电子系统设计的发展，EDA技术经历了计算机辅助设计、计算机辅助工程设计和电子设计自动化三个发展阶段。1.1.3 EDA的发展趋势从目前的EDA技术来看，起发展趋势是政府重视、使用普

4、及、应用广泛、工具多样、软件功能强大。随着微电子技术与工具软件的发展，EDA技术的硬件载体、软件开发工具与设计输入方式等都发生了很大的变化。1.2 EDA技术的设计方法数字系统的设计可以采用不同的方法，具体选择哪一种设计方法有多方面的考虑，如设计者的设计经验、设计的规模和复杂程度、设计采用的工艺及选定的IC生产厂家或选用的可编程器件等。在今天复杂的IC设计环境下，概括起来只有两种设计方法供数字系统设计人员选择：一种为由底向上的设计方法，也称为传统的设计方法；另一种为自顶向下的设计的设计方法，也称为现代的设计方法。由底向上的设计方法其主要步骤是：根据系统对硬件的要求详细编制技术规格书，画出系统控

5、制流程图，对系统的功能进行细化，合理地划分功能模块，并画出系统的功能模块设计、调试完成后，将各功能模块的硬件电路连接起来再进行系统的调试，最后完成整个系统的硬件设计。自顶向下设计方法可分为三个主要阶段：系统设计、系统的综合优化和系统实现，各个阶段之间并没有绝对的界限。1.3 VHDL硬件描述语VHDL基础硬件描述语言HDL是为了解决复杂系统的输入设计而出现的，有其历史必然性。其中符合IE22VHDL基础硬件描述语言HDL是为了解决复杂系统的输入设计而出现的，有其历史必然性。其中符合IEEE-1076标准的硬件描述语言（VHDl，VHSICHardwareDescriptionLanguage）

6、的应用成为新一代EDA解决方案中的首选。VHDL的应用必将成为当前以及未来EDA解决方案的核心，更是整个电子逻辑系统设计的核心。严格地讲，VHDL是一种用来描述数字逻辑系统的“编程语言”，它源于美国政府于1980年开始启动的超高速集成电路（viiSIC，VeryHi曲SpeedlnntegratedCircuit）计划。在这一计划的执行过程中，专家们认识到需要有一种标准的语言来描述集成电路的结构和功能，由此，VHSIC的硬件描述语言即VHDL便诞生了，并很快被美国电气和电子工程师协会（1EEE）所承认。第二章 设计要求2.1课程设计要求电路要求可以产生方波、正弦波、三角波，特殊波形的频率可调，

7、通过控制开关控制产生的波形，并通过控制按键控制设计信号的频率，改变频率的方法可以采用分频和DDS的原理进行控制信号频率。并进行D/A转换电路与滤波电路的设计，通过采用施密特触发器对波形进行整形，设计一频率测量电路对所产生的频率进行测量，通过数码管显示出来，并在数码管上显示当前的波形代码。2.2设计原理图第三章 系统的设计3.1 设计模块图输出选择3.2 设计思路1提出设计说明书，即用自然语言表达系统项目的功能特点和技术参数等。2建立VHDL行为模型，这一步是将设计说明书转化为VHDL行为模型。3VHDL行为仿真。这一阶段可以利用VHDL仿真器（如ModelSim）对顶层系统的行为模型进行仿真测

8、试，检查模拟结果，继而进行修改和完善。4VHDL-RTL级建模。如上所述，VHDL只有部分语句集合可用于硬件功能行为的建模，因此在这一阶段，必须将VHDL的行为模型表达为VHDL行为代码。5测试向量生成。这一阶段主要是针对ASIC设计的。FPGA设计的时序测试文件主要产生于适配器。对ASIC的测试向量文件是综合器结合含有版图硬件特性的工艺库后产生的，用于对ASIC的功能测试。6功能仿真。利用获得的测试向量对ASIC的设计系统和子系统的功能进行仿真。7门级时序仿真。在这一级中将使用门级仿真器或仍然使用VHDL仿真器（因为结构综合后能同步生成VHDL格式的时序仿真文件）进行门级时序仿真，在计算机上

9、了解更接近硬件目标器件工作的功能时序。8硬件测试。这是对最后完成的硬件系统进行检查和测试。3.3设计程序3.3.1分频LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fp ISport（clk:in std_logic; -input 1K Hz k:in integer range 7 downto 0; clko:buffer std_logic）; -out 1 hzend fp;architecture a of fp issignal temp:std_logic_vect

10、or（3 downto 0）;beginprocess（clk）if clkevent and clk=1 thenif tempk thentemp=temp+1;else=0000;clko=not clko;end if; end if; end process;end a；3.3.2正弦波library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity sin isport（clk4:k: dd4:out integer range 2

11、55 downto 0）;end sin;architecture dacc of sin issignal q: integer range 63 downto 0; process（clk4） begin if （clk4event and clk4=） then qdd4=254; when 02=253; when 03=250; when 04=245; when 05=240; when 06=234; when 07=226; when 08=218; when 09=208; when 10=198; when 11=188; when 12=176; when 13=165;

12、 when 14=152; when 15=140; when 16=128; when 17=115; when 18=103; when 19=90; when 20=79; when 21=67; when 22=57; when 23=47; when 24=37; when 25=29; when 26=21; when 27=15; when 28=10; when 29=5; when 30=2; when 31=1; when 32=0; when 33= when 34= when 35= when 36= when 37= when 38= when 39= when 40

13、= when 41= when 42= when 43= when 44= when 45= when 46= when 47= when 48= when 49= when 50= when 51= when 52= when 53= when 54= when 55= when 56= when 57= when 58= when 59= when 60= when 61= when 62= when 63= when others=null; end case;end dacc;3.3.3特殊波entity sintra isend sintra;architecture dacc of

14、 sintra is q=120;=112;=104;=96;=88;=80;=72;=64;=56;=48;=40;=32;=24;=16;=8;3.3.4方波entity square isport（clk1 : in std_logic; dd1 : buffer integer range 255 downto 0）;end square;architecture dacc of square is integer range 255 downto 0; process（clk1） if （clk1event and clk1= when 0 to 31=dd1=127; when o

15、thers=end case; end dacc;3.3.5三角波entity tria isport（clk3: dd3:end tria;architecture dacc of tria is signal b:std_logic; signal c:integer range 255 downto 0; process（clk3） if （clk3event and clk3= if （b=0 c=64） then b= end if; elsif （b= c=c-k; if （c=1） then end if; dd3=c;3.3.6时钟输入entity mux42 is port（

16、clk : sel: in std_logic_vector（1 downto 0）; clk1,clk2,clk3,clk4: out std_logic）;end entity mux42;architecture art of mux42 is process（sel,clk） case sel is when 00=>clk1<=clk;01clk2&10clk3&11clk4& when others=&=null; clk2& clk3& clk4&end art;3.3.7输出波形选择entity WaveSelect is port（clk1,clk2,clk3,c

17、lk4 : in std_logic_vector （7 downto 0）; outwave: out std_logic_vector （7 downto 0）;end WaveSelect;architecture art of WaveSelect is with sel select outwave&=clk1 when , clk2 when clk3 when clk4 when null when others;3.4 设计模块分频模块：正弦函数模块： 特殊波形： 方波： 三角波：3.5管脚定义3.6实验结果第四章 心得体会本次课程设计是设计一个任意波形发生器，经过一个星期的调试，结果满足设计要求，验证无误。设计主要用到了EP1C3T144C8芯片，程序也比较长比较麻烦，同时也遇到了不少困难，尤其是关于各个不同功能模块设计的实现。将编写好的源程序输入电脑，编译后出现很多错误，这些错误有许多时平时的实验遇到过的，例如：输入的分号位置不对，零和字母o弄混淆了，漏掉了 end if等等，幸好这些错误在平时的实验中遇到了，所以改错误很容易，但同时也说明了，平时的错误现在还在犯，证明错误我还没有完全的改正，这点我以后一定要注意了。同样的错误犯了两次就不能再犯了。除了常见的错误外