课程设计论文基于FPGA的音乐播放器设计Word文件下载.docx

1、ALTERA和XILINX公司推出的百万门的FPGA可实现几乎任何形式的数字电路或数字系统的设计。随着这类器件的广泛应用和成本的大幅下降,以及产品上市速率的提高,FPGA在系统中的直接应用率正直逼ASIC的开发。易学易用,开发便捷。单片机应用系统的设计对于行家里手来说是十分简单的事。然而,对于初学者,诸如CPU的工作方式、众多特殊寄存器的用法、中断概念等等,着实不是一件容易的事。相比之下,FPGA应用的学习却不需要太多的预备知识,只要稍具一点数字电路和计算机软件设计的基础知识,就能在短期内掌握基本的设计方法和开发技巧。而且反过来去学用单片机,就显得轻车熟路多了。这无疑是高技术为我们的学习提供了

2、捷径,站在巨人的肩膀当然能更快地获得成功。可以预言,我国EDA技术的学习热潮和FPGA的应用热潮决不会逊色于过去10年的单片机热潮。开发周期短。由于相应的EDA软件功能完善而强大,仿真能力便捷而实时,开发过程形象而直观,兼之硬件因素涉及甚少,因此可以在很短时间内完成十分复杂的系统设计,这是产品快速进入市场的最宝贵的特征。一些EDA专家预言,未来的大系统的FPGA设计仅仅是各类再应用逻辑与IP核（CORE）的拼装,其设计周期仅以小时计。TI公司认为,一个ASIC百分之八十的功能可用IP核等现成逻辑合成。1.3 开发语言VHDLVHDL是非常高速集成电路硬件描述语言,是可以描述硬件电路的功能、信号

3、连接关系及定时关系的语言它能比电路原理图更有效地表示硬件电路的特性。使用VHDL语言,可以就系统的总体要求出发,自上至下地将设计内容细化,最后完成系统硬件的整体设计。VHDL语言的主要特点是：功能强大,灵活性高：VHDL语言是一种功能强大的语言结构,可用简洁明确的代码来进行复杂控制逻辑的设计。同时VHDL语言还支持层次化的设计,支持设计库和可重复使用的元件生成。目前,VHDL语言已成为一种设计、仿真、综合的标准硬件描述语言。器件无关性：VHDL语言允许设计者在生成一个设计时不需要首先选择一个具体的器件。对于同一个设计描述,可以采用多种不同器件结构来实现其功能。因此设计描述阶段,可以集中精力从事

4、设计构思。当设计、仿真通过后,指定具体的器件综合、适配即可。可移植性：VHDL语言是一种标准的语言,故采用VHDL进行的设计可以被不同的EDA工具所支持。从一个仿真工具移植到另一个仿真工具,从一个综合工具移植到另一个综合工具,从一个工作平台移植到另一个工作平台。在一个EDA工具中采用的技术技巧,在其它工具中同样可以采用。自顶向下的设计方法：传统的设计方法是,自底向上的设计或平坦式设计。自底向上的设计方法是先从底层模块设计开始,逐渐由各个模块形成功能复杂的电路。这种设计方法优点是很明显的,因为它是一种层次设计电路,一般电路的子模块都是按照结构或功能划分,因此这种电路层次清楚,结构明确,便于多人合

5、作开发,同时设计文件易于存档,易于交流。自底向上设计方法的缺点也很明显,往往由于整体设计思路不对而使的花费几个月的低层设计付之东流。平坦式设计是整个电路只含有一个模块,电路的设计是平铺直叙的,没有结构和功能上的划分,因此不是层次电路的设计方式。优点是小型电路设计时可以节省时间和精力,但随着电路复杂程度的增加,这种设计方式的缺点变的异常突出。自顶向下的设计方法是将要设计的电路进行最顶层的描述（顶层建模）,然后利用EDA软件进行顶层仿真,如果顶层设计的仿真结果满足要求,则可以继续将顶层划分的模块进行低一级的划分并仿真,这样一级一级设计最终将完成整个电路的设计。自顶向下的设计方法与前面两种方法相比优

6、点是很明显的。数据类型丰富：作为硬件描述语言的一种VHDL语言的数据类型非常丰富,除了VHDL语言自身预定义的十种数据类型外,在VHDL语言程序设计中还可以由用户自定义数据类型。特别是std_logic数据类型的使用,使得VHDL语言能最真实模拟电路中的复杂信号。运行库和程序包丰富：目前支持VHDL语言的程序包很丰富,大多以库的形式存放在特定的目录下,用户可随时调用。如IEEE库收集了std_logic_1164、std_logic_arith、std_logic_unsigned等程序包。在FPGA综合时,还可以使用EDA软件商提供的各种库和程序包。而且用户利用VHDL语言编写的各种成果都可

7、以以库的形式存放,在后续的设计中可以继续使用。建模方便：由于VHDL语言中可综合的语句和用于仿真的语句齐备,行为描述能力强,因此VHDL语言特别适合信号建模。VHDL语言无论仿真还是综合都是非常合适的描述语言。 VHDL语言是一种硬件电路的建模描述语言,因此与普通的计算机语言有较大差别,普通计算机语言是CPU按照时钟的节拍,一条指令执行完后才能执行下一条指令,因此指令执行是有先后顺序的,也即是顺序执行,而每条指令的执行占用特定的时间。而与VHDL语言描述结果相对应的是硬件电路,它遵循硬件电路的特点,语句的执行没有先后顺序,是并发的执行的；而且语句的执行不象普通软件那样每条指令占用一定的时间,只

8、是遵循硬件电路自身的延迟时间。1.4 开发环境MAX+PLUSMAX+PLUS提供了全面的逻辑设计能力,包括电路图、文本和波形的设计输入以及编译、逻辑综合、仿真和定时分析以及器件编程等诸多功能。特别是在原理图输入等方面,MAX+PLUS被公认为是最易使用、人机界面最友好的PLD 开发软件。这样灵活多变的输入方式,给设计使用者带来了极大的方便。1.5 研究思路及主要工作本文按照EDA开发流程，采用VHDL硬件描述语言开发，将乐曲硬件播放电路设计进行模块化分解，层次化设计，分成几个单独的结构体，每个结构体实现部分功能，最后，经顶层文件将各单独结构体进行综合，实现乐曲硬件播放。主要工作：根据硬件播放

9、电路的功能进行全局分析，采用自上至下的设计方法，从系统总体要求出发，逐步将设计内容细化，最后完成系统结构的整体设计，实现预先设置乐曲的播放功能。实现功能乐曲播放，需要完成以下设计：预置乐曲，本文选取了梁祝与欢乐颂作预置，作预置时，需要将乐曲音符转换成相应的代码，通过计算逐一将音符转换成代码，通过EDA开发平台MAX+PLUS进行乐曲定制；为了提供乐曲发音所需要的发音频率，编写数控分频器程序，对单一输入高频，进行预置数分频，生成每个音符发音的相应频率；为了给分频提供预置数，需要计算分频预置数；对每部分结构单元逐一进行编译，生成相应的元器件符号，并对独立结构单元功能进行仿真；启动MAX+PLUS全

10、程编译，生成具体输入，输出端口的图形文件。启动全程功能仿真，生成仿真波形文件。生成下载文件，在ZYE1502D实验开发板上利用Altera公司的FLXE10KEPF10K10LC844芯片进行功能验。 系统设计2.1 系统原理传统数字逻辑设计方法相比，本设计借助于功能强大的EDA工具和硬件描述语言来完成，如果只以纯硬件的方法完成乐曲播放电路的设计，将是难以实现的。本设计采用了梁祝与欢乐颂的曲子来完成。表2.1 简谱中的音名与频率的关系表音符名频 率（Hz）休止符375000低音5394.737中音6989.446高音41609.442低音1294.349低音6495.376中音71136.36

11、3高音51802.884低音2330.396低音7555.56高音11175.549高音62027.027低音3370.92中音4796.178高音21353.790高音72272.727低音4386.598中音5882.353高音31512.097为了便于理解，首先介绍一下硬件电路的发声原理。我们知道，声音的频谱范围约在几十到几千赫兹，若能利用程序来控制FPGA某个引脚输出一定频率的矩形波，接上扬声器就能发出相应频率的声音。而乐曲中的每一音符对应着一个确定的频率，因此，要想FPGA发出不用音符的音调，实际上只要控制它输出相应音符的频率即可（音符和频率的关系见表2.1）。乐曲都是由一连串的音符

12、组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在扬声器上连续地发出各个音符的音调。而要准确地播放出一首乐曲，仅仅让扬声器能够发声是不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时间。由此可见，乐曲中每个音符的发音频率及其持续的时间是乐曲能够连续播放的两个关键因素。2.1.1 音调的控制频率的高低决定了音调的高低。计算出简谱中从低音1到高音1之间每个音名对应的频率，所有不同频率的信号都是从同一个基准频率分频得到的。由于音阶频率多为非整数，而分频系数又不能为小数，因此必须将计算得到的分频数四舍五入取整。若基准频率过低，则由于分频比太小，四舍五入取整后的误差较大；若基准频率过高，

13、虽然误差较小，但分频数将变大。实际的设计应综合考虑这两方面的因素，在尽量减小频率误差的前提下取合适的基准频率。因此，要想FPGA发出不同音符的音调，实际上只要控制它输出相应音符的频率即可。综合考虑各因素，本文中选取12MHZ作为CLK的分频计数器的输入分频信号。2.1.2 音长的控制音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。因此，在想控制音符的音长，就必须知道乐曲的速度和每个音符所对应的节拍数，在这个设计中所播放的乐曲的最短的音符为四分音符，如果将全音符的持续时间设为1s的话，那么一拍所应该持续的时间为0.25秒，则只需要再提供一个4HZ的时钟频率即可产生四分音符的时长。要想让系

14、统知道现在应该播放哪个音符，而这个音符持续的时间应该是多少，就必须编写乐曲文件，在乐曲文件中音符是按地址存放的，当系统工作时就按4Hz的频率依次读取简谱，当系统读到某个音符的简谱时就对应发这个音符的音调，持续时间为0.25秒，而如果在曲谱文件中这个音符为三拍音长，那又该如何控制呢？其实只要将该音符连续书写三遍，这时系统读乐曲文件的时候就会连续读到三次，也就会发三个0.25秒的音长，这时我们听上去就会持续了三拍的时间，通过这样一个简单的操作就可以控制音乐的音长了。2.2 系统结构本系统主要由三个功能模块组成：NOTETABS.VHD，TONETABA.VHD和 SPEAKER.VHD。第一部分N

15、OTETABS，地址发生器，实现按节拍读乐谱的功能；第二部分TONETABA，查表电路，为SPEAKER提供分频预置数，实现乐曲译码输出CODE4：0；第三部分SPEAKERA，产生发音频率，实现乐曲播放；其结构如图2.1所示。图2.1 乐曲播放电路结构方框图各模块设计与仿真3.1 定制音符数据3.1.1定制音符数据ROM的mif文件为了实现乐曲的播放，首先需要将曲谱定制到音符数据ROM里面，然后才能按照一定的节拍从ROM中读出曲谱。以下定制的是梁祝与欢乐颂的mif 文件（梁祝与欢乐颂的简谱见附录E、F）。WIDTH=5;DEPTH=256;ADDRESS_RADIX=DEC;DATA_RAD

16、IX=DEC;CONTENT BEGIN注意：实用文件中是展开以下数据的，每一组占一行；00:3;01:02:03:04:5;05:06:07:6;08:8;09:10:11:9;12:13:14:15:16:12;17:18:19:15;20:13;21:22:10;23:24:25:26:27:28:29:30:31:0;32:33:34:35:36:7;37:38:39:40:41:42:43:44:45:46:47:48:49:50:51:52:53:54:55:56:57:58:59:60:61:62:63:64:65:66:67:68:69:70:71:72:73:74:75:76

17、:77:78:79:80:81:82:83:84:85:86:87:88:89:90:91:92:93:94:95:96:97:98:99:100:12101:102:103:104:105:106:107:108:109:110:111:112:113:114:115:116:117:118:119:120:121:122:123:124:125:126:127:128:129: 130:131:132:133:134:11;135:136:137:138:139:140:141:142:143:144:145:146:147:148:149:150:151:152:153:154:155:

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19、231:232:233:234:235:236:237:238:239:240:241:242:243:244:245:246:247:248:249:250:251:252:253:254:255:END;其中WIDTH=5，表示数据输出位宽为5；DEPTH=256，表示共有256个5位数据点;ADDRESS-RADIX=DEC，表示地址信号用十进制；DATA-RADIX=DEC，表示输出数据是十进制数。形成ROM中的配置数据（初始化数据）文件的方法如下：在MAX+PLUS中编辑.mif文件。首先在File菜单下的New菜单上选择Text Editor File命令，进入文本编辑器，然后输入

20、以上格式的数据文件。文件中的关键词WIDTH设置ROM的数据宽度；DEPTH设置ROM数据的深度，文件中设置的5即为5位数据的数量，256等效于8位地址线宽度；ADDRESS-RADIX=DEC和DATA-RADIX=DEC表示设置地址和数据的表达式格式都是十进制；地址/数据表以CONTENT BEGIN开始，以END结束；其中的地址/数据表达方式是冒号左边写ROM地址值，冒号右边写对应此地址放置的十进制数据，如45：8，表示45为地址，8为该地址中的数据。这样每读到一个地址，即可输出其相应的数据。文件编辑好后，保存时取文件名为“songer.mif”，存盘的路径为“c:music songe

21、r.mif”。3.1.2在MAX+PLUS下定制的LPM_ROM1）具体步骤如下：（1）进入MAX+PLUS，选菜单 TOOL-megawizard plug-in manager，选择“creat a new”，然后按“next”键，选择LPM-ROM；最后在browse下的栏中键入路径与输出文件名：c:music songer.vhd，注意后缀vhd小写。（2）单击“next”键，选择ROM数据位宽度为5，地址线宽为8，即设置此ROM能存储5位二进制数据共256个。（3）通过“ browse” 钮，找到ROM中的加载文件路径和文件名：music songer.mif注意ROM元件的incl

22、ock是地址锁存时钟。（4）打开已定制的ROM文件songer.vhd,将它设置为工程，并确定目标器件，进行测试仿真波形。2）定制好的ROM文件VHDL程序见附录A。3）已定制的ROM文件songer.vhd的仿真波形如图3.1所示：图3.1 songer模块仿真波形图4）波形分析：此乐谱发生器模块的功能是输出存储在LPM-ROM中的各个音符数据，由上面的仿真波形图可看到“梁祝”乐曲中的第一个音符为“3”即为“00011”此音在逻辑中停留了4个时钟，那么相应随着程序中的地址计数器按4Hz的时钟频率作加法计数时，即随地址递增时，将从音符数据ROM中将连续取出4个音符“00011”，乐曲中的第二个

23、音符为“5”即为“00101”此音在逻辑中停留了3个时钟，相应地，将从音符数据ROM中将连续取出3个音符“00101”等其它状态时，仿真波形图证明了模块的功能。3.2 音符数据地址发生器模块NOTETABS1）功能：NOTETABS模块设置了一个8位二进制计数器（计数最大值为256），作为音符数据ROM的地址发生器。每来一个时钟脉冲信号（Clk），8位二进制计数器就计数一次，ROM文件中的地址也就随着递增，音符数据ROM中的音符也就一个接一个连续的取出来了。在地址发生器的VHDL设计中，这个计数器的计数频率选为4Hz，即每一计数值的停留时间为0.25秒，恰为当全音符设为1秒，四四拍的4分音符持续时间。例如，地址发生器在以下的VHDL逻辑描述中，“梁祝”乐曲的第一个音符为“3”，此音在逻辑中停留了4个时钟节拍，即1秒时间。那么相应随着程序1中的计数器按4Hz的时钟频率作加法计数时，即随地址递增时，将从音符数据ROM中将连续取出4个音符“3”通过toneindex4.0端口输向分频预置数模块。这样梁祝乐曲中的音符就一个接一个的通过toneindex4.0端口输向分频预置数模块。2）音符数据地址发生器模块NOTETABS生成元件符号（见图3.2）： 图3.2 NOTETABS生成元件符号端口说明：CLK 4HZ端口：作为节拍脉冲信号输入端口；RST端