EDAVerilogHDL试题Word下载.docx

1、指出下列哪些方法是面积优化 。 流水线设计 资源共享 逻辑优化 串行化 寄存器配平 关键路径法A B C D4.下列标识符中，_是不合法的标识符。A9moon BState0 C Not_Ack_0 D signall5.下列语句中，不属于并行语句的是：_A过程语句 Bassign语句 C元件例化语句 Dcase语句三、EDA名词解释（10分）写出下列缩写的中文含义：ASIC： RTL： FPGA： SOPC：CPLD： LPM：EDA： IEEE：IP： ISP： 四、简答题（10分）1.简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4分）。2.简述有限状态机FSM分为哪两类？有何区别？有限

2、状态机的状态编码风格主要有哪三种？FSM的三段式描述风格中，三段分别描述什么？（本题6分）五、程序注解（20分,每空1分）module AAA （ a ,b ）; output a ; input 6:0 b ; reg2:0 sum; integer i; reg a ; always （b） begin sum = 0; for（i = 0;i=6;i = i+1） if（bi） sum = sum+1; if（sum2） a = 1;else a = 0; endendmodule 本程序的逻辑功能是： 。四、VerilogHDL语言编程题（1、2小题10分，3小题20分） 要求：写清分

3、析设计步骤和注释。1. 试用Verilog HDL描述一个带进位输入、输出的8位全加器。端口：A、B为加数，CI为进位输入，S为和，CO为进位输出2.编写一个带异步清零、异步置位的D触发器。CLK为时钟，D为输入，CLK为清零输入端，SET为置位输入端；Q输出端。3.设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下：输入端口：CLK：时钟，RST：复位端，EN：时钟使能端，LOAD：置位控制端，DIN：置位数据端；输出端口：COUT：进位输出端，DOUT：计数输出端。一、填空题（每空2分，共20分）1、 ASIC 2、 FPGA 和 CPLD 。3、自顶向下4、 Alt

4、era 和 Xilinx 5、组合 时序 6、 = = 1、C 2、 B 3、B 4、 A 5、D ASIC 专用集成电路 RTL 寄存器传输级FPGA 现场可编程门阵列 SOPC 可编程片上系统CPLD 复杂可编程逻辑器件 LPM 参数可定制宏模块库EDA 电子设计自动化 IEEE 电子电气工程师协会IP 知识产权核 ISP 在系统可编程 1、简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4分）。答：非阻塞（non-blocking）赋值方式 （ b= a）：b的值被赋成新值a的操作, 并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（bl

5、ocking）赋值方式 （ b = a）：b的值立刻被赋成新值a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。2、简述有限状态机FSM分为哪两类？Mearly型，Moore型；前者与输入与当前状态有关，而后者只和当前状态有关；Binary，Gray，One-Hot编码；分别为状态保存，状态切换，输出； 定义模块名为AAA，端口为a，b 定义a为输出端口 定义b为输出端口，b为7位二进制数 sum为reg型变量，用于统计赞成的人数 定义整型变量i为循环控制变量 定义a为寄存器变量 always （b） 过程语句，敏感变量为b begin 语句块 sum初值为0 i

6、 = i+1） for语句，统计b为1的个数 if（bi） 条件语句 只要有人投赞成票，则 sum加1 若超过4人赞成，则表决通过 若不到4人，则不通过 7人投票表决器 。六、VerilogHDL编程题（1、2小题10分，3小题20分）1.试用Verilog HDL描述一个带进位输入、输出的8位全加器。A、B为加数，CIN为进位输入，S为和，COUT为进位输出module add4v（a,b,ci,s,co）; input3:0 a;0 b; input ci; output3:0 s; output co; wire3:0 carry; function fa_s（input a,input

7、 b,input ci）; fa_s = a b ci; endfunction function fa_c（input a,input b,input ci）; fa_c = a & b | a & ci | b & ci; assign s0 = fa_s（a0,b0,ci）; assign carry0 = fa_c（a0,b0,ci）; assign s1 = fa_s（a1,b1,carry0）; assign carry1 = fa_c（a1,b1,carry0）; assign s2 = fa_s（a2,b2,carry1）; assign carry2 = fa_c（a2,b2

8、,carry1）; assign s3 = fa_s（a3,b3,carry2）; assign co = fa_c（a3,b3,carry2）;mdule CNT10 （CLK,RST,EN,LOAD,COUT,DOUT,DATA）;input CLK ;input EN ;input RST ;input LOAD ;input 3:0 DATA ;output 3:0 DOUT ;output COUT ;reg 3:0 Q1 ;reg COUT ;assign DOUT = Q1;always （posedge CLK or negedge RST） beginif （!RST） Q1 = 0;else if （EN）beginLOAD） Q1 = DATA;else if （Q19） Q1 = Q1+1;else Q1 = 4b0000;endalways （Q1）if （Q1=4h9） COUT = 1b1;else COUT = 1b0;