带有偶效验电位数据发生器课程设计报告汇总Word格式文档下载.docx

1、设计工作量1、VHDL语言程序设计；2、波形仿真；3、在实验装置上进行硬件测试，并进行演示；4、提交一份完整的课程设计说明书，包括设计原理、程序设计、程序分析、仿真分析、硬件测试、调试过程，参考文献、设计总结等。进度安排起止日期（或时间量）设计内容（或预期目标）备注第1天课题介绍，答疑，收集材料第2天设计方案论证第3天进一步讨论方案, 对设计方案进行必要的修正，方案确定后开始进行VHDL语言程序设计第4天设计VHDL语言程序第59天在实验装置上进行硬件测试，对VHDL语言程序进行必要的修正，并进行演示第10天编写设计说明书教研室意见年 月 日系（部）主管领导意见长沙学院课程设计鉴定表姓名学号专

2、业电气工程及其自动化班级2班设计题目 带有偶校验位的数据发生器设计指导教师指导教师意见：评定等级： 教师签名： 日期：答辩小组意见：答辩小组长签名：日期：教研室意见：教研室主任签名： 系（部）意见：系主任签名：日期：说明课程设计成绩分“优秀”、“良好”、“及格”、“不及格”四类；第1章 设计方案与论证 51.1 设计内容及要求 5第2章 模块设计 62.1 分频模块 62.2 顶层文件 7第3章 总体设计与仿真 103.1 总体设计方案 103.2 引脚分配 15实验总结与体会 16参考文献： 161 设计内容及要求2大体步骤1.课题介绍2.设计方案论证3.进一步讨论方案, 对设计方案进行必要

3、的修正，方案确定后开始进行VHDL语言程序设计4.设计VHDL语言程序5.在实验装置上进行硬件测试，对VHDL语言程序进行必要的修正，并进行演示根据要求，该数据发生器具有三个输入端，输入为一组并行3位二进制数码，输岀是一组串行，输岀是一组串行的四位二进制数码，其中串行输岀的数码的最后一位（即最高位）为偶校验位，前3位依次为数据位，当输入的3位二进制码中有奇数个1时，使其偶校验位为1，否则为0。2.1 分频模块2.1.1 vhdl语言程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity

4、 fenpin is port（clkk: in std_logic; y: out std_logic）;end fenpin;architecture one of fenpin is signal full:std_logic; begin p_reg:process（clkk） variable cnt:integer range 1 to 10; begin if clkkevent and clkk=1 then if cnt=5 then cnt:=1; full=; else =cnt+1;0 end if; end if; end process p_reg; p_div:p

5、rocess（full） variable cnt2: if fullevent and full= cnt2:=not cnt2; if cnt2= yclk,y=clkd）; process（clkd） if clkdevent and clkd= if wei=11 weiLED_seloutnull; END CASE; END PROCESS; PROCESS（ en,clkd） BEGIN then IF EN= THEN CY=DIN（0 ）XOR DIN（1） XOR DIN（2）; REG=CY & DIN; REG（2 DOWNTO 0）=REG（3 DOWNTO 1）;

6、END IF;END IF; QB=REG（0）;D=cy & diN; PROCESS（d,wei） BEGIN if wei= case D（0） is when led7s end case; case D（1） is when case d（2） is when when others= case d（3） is end process ; END HAV;2.2.2 程序仿真 根据程序要求仿真结果如下: 第3章 总体设计与仿真3.1 总体设计方案 以上各个模块通过仿真测试后，将上述设计的各模块通过一定的连接关系整合起来即得到总体设计方案。总体程序如下：对该程序仿真的波形如下： 图3.1 总体仿真波形3.2 引脚分配 图3.2 引脚分配图实验总结与体会1、EDA技术实用教程vhdl版