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1、6.1 JTAG端口引脚 TMS、TDI和TCK是施密特触发器输入且无上拉电阻 TDO和RTCK是输出，输出电压可以到达VDDIO0，且无上拉电阻 当JTAGSEL引脚维持高电平接到VDDBU时被用作JTAG边界扫描。此引脚集成了一个连接与GNDBU的15K欧姆的下拉电阻。所以正常运行时可以悬空。 所有的JTAG信号均是由VDDIOP0供电的。6.2 测试引脚 当测试引脚TST维持高电平时被用作消费测试目的。次引脚集成了一个连接与GNDBU的15K的永久下拉电阻，所以正常运行时，该管脚可以悬空。当以高电平驱动此引脚时将导致难以意料的结果。 该引脚由VDDBU供电。6.3 复位引脚 NRST是一

2、个双向管脚，该管脚的开漏输出集成了一个不可编程上拉电阻。该管脚由VDDIOP0供电。 NTRST是一个输入管脚，该管脚对JTAG的Test Access Port进展复位。该管脚对处理器没有影响。 假设产品已经集成了上电复位单元，该单元处理了的处理器和JTAG的复位，那么NRST和NTRST可以被悬空。 NRST和NTRST均集成了一个到VDDIOP0的上拉电阻。 NRST信号嵌于边界扫描中。6.4 PIO控制器 所有的I/O口线都集成了一个可编程的上拉电阻，PIO控制器可以对每个I/O口线的上拉电阻进展控制。 复位后，所有的I/O口均为输入状态，且上拉电阻使能。除了那些在复位时要求和外部总线

3、接口信号多路复用的I/O口线被使能为外设。详细可参见?PIO Controller Multiplexing?的“Reset State栏。6.5 I/O线驱动才能 每个PIO管脚均有很强的驱动才能长期16mA，除了PC4PC31由VDDIOM供电的之外。6.6 掉电逻辑管脚 SHDN管脚是一个输出管脚，该管脚由掉电控制器驱动 WKUP唤醒管脚 是一个输入管脚。它仅承受0VDDBU之间的电压信号。6.7 慢速时钟选择 AT91SAM9260的慢速时钟即可由外部的32.768kHz的晶振产生也可由片内RC振荡器产生。 表6-1定义了OSCSEL管脚的状态表 6-1 慢速时钟选择OSCSEL慢速时

4、钟启动时间内部RC240us11200ms7、处理器与体系构造7.1 ARM926EJ-S处理器基于ARM v5TEJ体系构造，带Jazelle Java加速技术的RISC处理器两套指令集ARM 高性能32位指令集Thumb高编码密集度16位指令集DSP指令扩展5级流水线体系构造指令获取F指令解码D指令执行F数据存储M存放器写W8K字节的高速数据缓存，8K字节的高速指令缓存地址映射方式采用四路组相联的映像和变换方式Virtually-addressed 4-way Associateve Cache每个Cache块8个字采用写通和写回操作采用随机交换算法或轮转法更新缓存条目写缓冲主写缓冲具有1

5、6个字的数据缓冲和4个字的地址缓冲写回类型的数据Cache具有8个字的入口以及单独的地址入口Software Control Drain标准的ARM V4 和 V5存储器管理部件MMU节存取权限对每四分之一的大页或小页的存取权限能被明确指定16个内嵌的域总线接口单元BIUAHB恳求的仲裁和调度别离的主控针对指令和数据访问为矩阵系统提供完善的灵敏性完全别离的地址和数据总线针对32位的指令接口和32位的数据接口在地址和数据总线上，数据可以是8位、16位或32位的。7.2 总线矩阵6层的矩阵，能处理6个主机的恳求可编程的仲裁策略固定优先级的仲裁策略循环仲裁策略，包括无缺省主控、最近一次访问的主控设备

6、、固定缺省主控设备突发传输策略限制间隔字节数的突发信号传输未定长度的突发信号传输突发操作定义为一个或多个数据传输，由总线主机发起，在地址空间增加时传输宽度保持一致。每次传输增加的地址步长由传输大小决定。每个主控提供一个地址解码器三个不同的从控可以被指定给每一个解码的存储区域：一个用于内部启动；一个用于外部启动；一个在重映射后 启动形式选项非易失的启动存储器可以是内部的，也可以是外部的根据复位时的BMS引脚的电平决定启动选项重映射命令允许一个内部SRAM通过重映射代替启动非易失性存储器允许异常向量的动态配置处理矩阵主机：ARM926指令ARM926数据PDCUSB主DMAISI控制器以太MAC矩

7、阵从机内部SRAM0 4K内部SRAM1 4K内部ROM/USB主机用户接口外部总线接口内部外设主机访问从机：通常来讲，所有的主机均能访问到所有从机，但有些途径是不通的。7.3 外设DMA控制器作为总线矩阵的主机在没有处理器干预的情况下从外设转存到任何存储空间或从任何存储空间转存到外设下一个指针支持，制止对缓冲管理进展强迫约束22个通道7.4 调试和测试特征ARM926 实时在线仿真器两个实时检测点单元两个独立的存放器：调试控制存放器和调试状态存放器可通过JTAG协议访问的测试存取端口调试通信通道调试部件两线UART调试通信通道中断处理芯片ID存放器所有数字引脚上的IEEE1149.1 JTA

8、G边界扫描8、存储器 总线矩阵完成的第一级的地址解码。译码将4G的地址空间分成16个256M的区域，区域1区域8通过片选信号EBI_NCS0EBI_NCS7指向EBI。区域0是为内部存储器地址，第二级译码提供1M字节内部存储空间。区域15为外设地址，且提供对高级外设总线APB的访问。 其它区域未使用，使用它们进展访问时将向发出访问恳求的主机发出异常中断。 每个主机均有自己的总线与相应的解码器，因此对于不同的主机允许拥有不同的内存映射。但是，为简化映射起见，所有的主机均拥有类似的解码方式 对于主机0和主机1ARM926 指令与数据，在地址0x00映射有三个不同的从机，一个用于内部启动，一个用于外

9、部启动，另一个用于重映射。8.1 内部存储器32KB ROM全速矩阵总线下，单周期访问2块4KB快速SRAM 启动策略 表8-1简要说明了每个主机的内部内存映射与复位时Remap状态与BMS状态之间的关系。重映射前REMAP=0重映射后REMAP=1BMS状态X0x00ROMEBI-NCS0SRAM0 4K 系统总是从地址0x00启动的，为确保启动方式的最大数量，内存布局可由如下两个参数确定。 为便于开发，REMAP允许用户将第一块内部SRAM映射到地址0x00。该操作是在系统启动后通过软件执行的。详细可参见“总线矩阵一节 当REMAP=0时间，BMS允许用户ROM或外部存储器映射到地址0x0

10、0。详细由复位状态下的BMS管脚的状态决定。正是由于这个目的，内部存储器的0x000x0FFFFF预留。BMS=1 ，从内嵌ROM启动在低速时钟下启动片内RC 或 32.768kHz自动波特率检测将应用从外部存储器中下载内部SRAM中，并执行下载的代码长度决定于内嵌的SRAM长度自动进展有效代码检测非易失性存储器中的Bootloader连接在NPCS0、NPCS1的SPI DataFlashSPI08位或16位 NAND Flash假设在外部的非易失性存储器中未检测到有效程序，那么采用SAM-BA启动DBGU上的串行通信USB设备端口BMS=0 ，从外部存储器启动采用静态内存控制器的缺省配置启

11、动，形式采用“字节选择，16位数据总线，采用片选信号进展读写控制。允许在16位非易失性存储器上启动。客户编写的软件必须完成一个完好的配置当在32kHz EBI CS=0BMS=0时，为了加速启动过程，用户必须执行以下步骤：编程PMC主振荡器使能或旁路形式编程并启动PLL重编程SMC设置，周期，保持，CS0的形式定时存放器以适应新时钟主时钟切换新值8.2 外部存储器 外部存储器是通过EBI总线访问的。每个片选信号均有256M字节的访问空间。 外部总线接口集成了三个外部存储器控制器静态存储器控制器SDRAM控制器ECC控制器NAND Flash 的附加逻辑32位数据总线26位地址总线（64M）8个

12、片选信号，分配如下：静态存储控制器NCS0SDRAM或静态存储控制器NCS1静态存储控制器NCS2静态存储控制器NCS3，可选择支持NAND Flash静态存储控制器NCS4NCS5，可选择支持Compact Flash静态存储控制器NCS6NCS7 静态存储器控制器8-，16-，32-bit 数据总线多种访问形式字节写或字节选择线页形式的异步读取每页432字节各种设备的适应才能兼容LCD模块针对各个存储器块，可编程的控制信号，包括：启动、脉冲、保持时间各种等待状态管理可编程等待状态产生外部等待恳求可编程数据流动等待支持慢时钟形式 SDRAM 控制器支持设备标准、低功耗的SDRAM挪动 SDR

13、AM多种配置支持2K、4K、8K 行地址内存2个或4个内部SDRAM区16位或32位数据的SDRAM编程性能字、半字、字节访问到了存储器边界自动分页多组Ping-pong访问软件确定定时参数化自动更新操作，可编程更新速率节能才能支持自刷新、掉电、深度掉电形式故障检测：更新故障中断软件上电初始化SDRAM支持CAS等待时间1、2、3个时钟未使用自动预充电命令 纠错码控制器通过相应的片选信号触发，跟踪NAND Flash设备的访问单位错误纠正以及2位随机错误检测在写入时，自动进展汉明码计算ECC 编码在某个存放器中在读取时，自动进展汉明码计算错误报告：包括错误标记、可纠正错误标记以及检测到错误的字

14、地址支持8位、16位NAND Flash设备每页可包含512、1024、2048、4096字节9、系统控制器系统控制器是由一系列外设组成，这些外设控制了系统的关键部件，如电源、复位、时钟、定时器、中断、看门狗等等。 系统控制器的用户界面内嵌了用以配置总线矩阵的存放器以及用以芯片配置的存放器。这些芯片配置的存放器配置了EBI的片选信号与外部内存的电压范围。 系统控制器的外设均映射到了最高的16K字节的地址空间，从0xFFFFE800到0xFFFFFFFF。 由于，所有的系统控制器的存放器均映射到了地址空间的最高层。因此，同于哦一个标准的ARM指令，系统控制器的所有存放器可通过一个指针实现Load

15、/Store指令 图9-1，显示了系统控制器的方框图，图8-1显示了系统控制器外设用户接口的映射。9.1 方框图9.2 复位控制器基于两个上电复位单元一个在VDDBU、另一个在VDDCORE上次复位的状态，包括正常复位VDDBU上升、唤醒复位VDDCORE 上升、软件复位、用户复位和看门狗复位。控制内部复位和NRST管脚输出允许输出复位信号用以复位外部设备9.3 掉电控制器掉电和唤醒逻辑软件可编程的SHDN管脚可通过WKUP引脚电平变化以及RTT实时定时器实现唤醒9.4 时钟发生器内嵌一个低功耗32.768kHz的低速时钟振荡器以及一个低功耗RC振荡器。详细可通过OSCSEL信号进展选择为系统

16、提供了一个永久的低速时钟SLCK内嵌主振荡器提供了振荡器旁路功能支持320MHz的晶振内嵌两个PLLPLLA输出80240MHz时钟PLLB输出70130MHz时钟两者均集成了一个输入分频器用以增加输出精度PLLB 内嵌有自身的滤波器9.5 电源管理控制器提供如下时钟：处理器时钟PCK主控时钟MCK,为所有的外设和内存提供的时钟USB设备时钟UDPCK独立的外部时钟，一般与MCK一样2个可编程时钟输出:PCK0、PCK15种灵敏的工作形式：正常形式Normal：处理器与外围设备均工作在设定的工作频率空闲形式IDLE：处理器停顿运行，等待中断慢速形式SLOW：处理器与外围设备以低频运行等待形式S

17、tandby：IDLE与BACKUP形式的混合，外围设备以低速运行，而处理器停顿运行以等待中断备份形式Backup：主电源断电，VDDBU以电池供电9.6 周期性间隔定时器包括一个20位的周期计数器，其精度小于1us包括一个12位间隔覆盖计数器适用于实时操作系统、Linux或WindowsCE节拍的生成9.7 看门狗定时器16位键保护Key-protected，只可一次编程的计数器为防止软件进展死锁后持续触发看门狗，WDT重新加载必须当计数器指定窗口范围内才能发生。0WDD9.8 实时定时器32位独立运行的备份计数器在低速时钟上集成了16位可编程分频器通过掉电控制器，告警存放器产生了系统的唤醒

18、信号9.9 通用的备份存放器4个32位的通用备份存放器9.10 增强的中断控制器控制ARM处理器的中断线nIRQ 与 nFIQ32个可独立屏蔽的中断源向量中断源0为快速中断FIQ中断源1为系统外设PIT、RTT、PMC、DBGU、等等可编程的边沿触发或电平敏感的内部中断可编程的正/负边沿触发或高/低电平敏感3个外部源以及快速中断信号8级优先级控制器驱动处理器正常中断处理131个中断源的优先级高优先级中断可打断低优先级中断的执行定向优化中断效劳程序分支与执行每个中断源有一个32位向量存放器中断向量存放器读取当前相应的中断向量保护形式制止自动操作可简化调试快速强迫允许通过处理器快速中断将正常中断源

19、重定向9.11 调试单元有两部分功能组成2管脚的UART支持调试通信通道DCC2管脚的UART其实现特征与标准Atmel 的USART 完全兼容有通用可编程波特率发生器的独立接收器与发送器奇、偶、标志或空校验奇偶校验、帧及溢出误差检测自动回应、本地回环以及远程回环通道形式支持与接收器/发送器相连的两个PDCPeripheral Data Controller通道支持调试通信通道通过ARM处理器的ICE接口，提供了COMMRX和COMMTX信号中断触发的可见性。9.12 芯片IDChip ID: 0x019803A2JTAG ID: 0x05B1303FARM926 TAP ID: 0x0792

20、603F10、外设10.1 用户接口 外设被映射到从0xFFFA 0000 到0xFFFC FFFF之间。每个外设占用了16k字节的空间。完好的内存映射图间图8-110.2 标识符号10. 外设中断与时钟控制.1 系统中断 中断源1中的系统中断是如下一些中断信号的线或wired-ORSDRAM 控制器调试单元周期性间隔定时器实时定时器看门狗定时器复位控制器电源管理单元这些外设的时钟必须被激活，此外，外设ID 1只有在增强中断控制器中才能被使用.2 外部中断 所有的外部中断，包括快速中断FIQ或IRQ0IRQ2，使用各自独立的外设ID。然而这些外设ID没有相关联的时钟控制器。10.3 I/O线的

21、外设复用 AT91SAM9260有3个PIO控制器PIOA、PIOB、PIOC，这些IO线与外设复用。 每个PIO控制器控制了32个管脚。每个管脚可具有1个或2个外设的功能A 或 B。Table10-2、Table10-3和Table10-4定义了各个PIO口是如何与各个外设进展复用的。 注意，某些只有输出功能的外设功能可能在表中重复定义。 列“复位状态指示PIO管脚复位后是处于IO形式或是外设形式。假设是I/O形式，该PIO管脚处于输入状态上拉使能。结果，PIO_PSR存放器中与IO线的对应位复位为0。 假设“复位状态列中是信号的名字，该PIO管脚被指定为该功能，并且PIO_PSR复位为高状

22、态地址线。注意，在这种情况下，上拉电阻还是被使能的。10.4 内嵌外设10. SPI接口支持与串行外设通信外部解码器有四个片选位，最多支持与15个外设通信串行存储器，如DataFlash 以及三线EEPROM串行外设，如ADC/DAC/LCD控制器、CAN控制器以及传感器外部协处理器主机或从机外设总线接口每个片选8位到16位可编程数据长度每个片选可编程极性和相位每个片选可在连续传输时设置传输延迟，以及时钟与数据之间设置传输延迟连续传输可编程延时可选择故障形式检测支持快速传输传输波特率可到达MCK在与同一设备传输时，片选信号可一直被激活10. 两线接口支持主机、多主机、从机等各种形式在从机形式下

23、支持播送呼叫10. USART可编程的波特率发生器59位全双工同步或异步串行通信奇偶校验位产生与错误检测帧错误检测、溢出错误检测MSB或LSB在先可选的断点产生与检测8或16的过采样接收频率可选硬件握手信号RTS-CTS可选调制解调信号DTR、DSR、DCD、RI接收器超时以及发送器的时间保护用于于慢速设备通信可选的可地址生成和检测的Multi-drop形式有驱动器控制信号的RS485ISO7816国际智能卡标准，T=0或T=1协议与智能卡的接口连接NACK处理，有循环与迭代限制的错误计数器IRDA调制与解调测试形式远程回送、本地回送、自动回复USART包含各种Modem信号的管理DTR、DS

24、R、DCD、RI。在AT91SAM9260中，只有USART0实现了这些信号，命名为：DTR0、DSR0、DCD0、RI0。USART1 和 USART2 没有实现所有的Modem信号，只实现了RTS、CTSRTS1和CTS1、RTS2和CTS2。因此，在Modem形式下对USART1、USART2、USART3可能会产生不可预知的后果。在这些USART中，与Modem形式相关的命令是无效的，与Modem相关的状态位也是未被激活的。10. 串行同步控制器提供了应用于音频与电信应用中的串行同步通信链接包括一个独立的接收器、发送器以及通用时钟分频器提供了可配置的帧同步和数据长度接收器和发送器可配置

25、成自动启动，或在检测到帧同步信号的各种事情后启动接收器和发送器包括一个数据信号、时钟信号以及帧同步信号10. 定时/计数器两个3个16位定时器通道的模块每个通道可分别进展编程实现如下功能频率测量事件计数间隔测量脉冲生成延迟定时脉宽调制上加、下减才能每个通道用户可配置，包括三个外部时钟输入五个内部时钟输入两个多功能输入/输出信号每个模块均有2个全局存放器作用于三个TC通道10. 多媒体卡接口一个双通道多媒体卡接口卡时钟可到达主时钟的2倍分频当未使用时内置的电源管理将时钟频率降低MCI支持两种插槽，一种是多媒体卡总线另一种是SD内存卡支持数据流、块与多块数据的读取10. USB 主机端口在217LFBGA封装中根集线器集成了两个下游USB端口两