1、39. Verilog HDL中的always语句中的语句是( )语句。40. Verilog HDL提供了标准的系统任务,用于常用的操作。如显示、文件输入/输出等,系统函数前都有一个标志符 ( )加以确认。41. Verilog HDL很好地支持了“自顶向下”的设计理念,即,复杂任务分解成的小模块完成后,可以通过( )的方式,将系统组装起来。42. Verilog HDL模块分为两种类型:一种是( )模块,即,描述某种电路系统结构,功能,以综合或者提供仿真模型为设计目的;另一种是 ( )模块,即,为功能模块的测试提供信号源激励、输出数据监测。43. Verilog语言中,标识符可以是任意一组
2、字母、数字、( )符号和下划线符号的组合。44. state,State ,这两个标识符是( )同。45. assign c=ab? a: b中,若a=3,b=2,则c=( );若a=2,b=3,则c=( )。46. 在Verilog HDL的逻辑运算中,设A=4b1010,则表达式A的结果为( )47. 在Verilog HDL的逻辑运算中,设a=2 ,b=0,则a & b结果为( ), a | b 结果为( )。48. 在Verilog HDL的逻辑运算中,设 a = 4b1010, a 1结果是( )。二、 EDA名词解释1. ASIC,2.CPLD, 3.FPGA,4.IC, 5.LU
3、T .6.PCB.7.RTL,8.FSM,9.GAL,10.ISP, 11.JATG, 12.PBD,13.BBD 三、 选择题1 任Verilog HDL的端口声明语句中,用( )关键字声明端口为双向端口 A:inout B:INOUT C:BUFFER D:buffer2 用Verilog HDL的assign语句建模的方法一般称为( )方法。连续赋值 B:并行赋值 C:串行赋值 D:函数赋值3 IP核在EDA技术和开发中具有十分重要的地位,IP是指( )。知识产权 B:互联网协议 C:网络地址 D:都不是4 在verilog HDL的always块本身是( )语句顺序 B:并行 C:顺序
4、或并行 D:串行5 在Verilog HDL的逻辑运算中,设A=8b11010001,B=8b00011001,则表达式“A&B”的结果为( )8b00010001 B:b11011001 C:b11001000 D:b001101116 大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是( )。FPGA是基于乘积项结构的可编程逻辑器件;B:FPGA是全称为复杂可编程逻辑器件;C:基于SRAM的FPGA器件,在每次上电后必须进行一次配置;D:在Altera公司生产的器件中,MAX7000系列属FPGA结构。7 下列EDA软件中,哪一个不具有逻辑综合功能
5、:( )。 ISE B: ModelSim C: Quartus II D:Synplify8 下列标识符中,( )是不合法的标识符。 State0 B: 9moon C: Not_Ack_0 D: signal9 关于Verilog HDL中的数字,请找出以下数字中最大的一个: 8b1111_1110 B: 3o276 C:d170 D: 2h3E10 大规模可编程器件主要有FPGA、CPLD两类,下列对CPLD结构与工作原理的描述中,正确的是( )。CPLD是基于查找表结构的可编程逻辑器件;CPLD即是现场可编程逻辑器件的英文简称;早期的CPLD是从GAL的结构扩展而来;在Xilinx公司
6、生产的器件中,XC9500系列属CPLD结构;11 IP核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的IP核为( )。A :瘦IP B:固IP C:胖IP D:12 不完整的IF语句,其综合结果可实现( )。 时序逻辑电路 B: 组合逻辑电路 C: 双向电路 D: 三态控制电路13 CPLD的可编程是主要基于什么结构( )。查找表(LUT) C: PAL可编程 B: ROM可编程 D: 与或阵列可编程14 IP核在EDA技术和开发中具有十分重要的地位,以HDL方式提供的IP被称为: 硬I PB: 固IP C: 软IP D:
7、都不是;15 设a = 4b1010,b=4b0001, c= 4b1xz0则下列式子的值为1的是( )a b B:a = c C:13 - a b)16 设a=2 ,b=0,则下列式子中等于X的是( )。 a & a | b C: !a D: x & a17 FPGA可编程逻辑基于的可编程结构基于( )。 LUT结构 B: 乘积项结构 C:PLD D:都不对18 CPLD 可编程逻辑基于的可编程结构基于 ( )。 PLD D:19 下列运算符优先级最高的是( )。 ! B: + C : D:20 设a = 1b1,b = 3b101,c = 4b1010则X= a,b,c的值的等于( ) 7
8、b1101100 B:8b 10101011 C:b 11010101 D:b1101101021 将设计的系统按照EDA开发软件要求的某种形式表示出来,并送入计算机的过程,称 为( )。设计的输入 B:设计的输出 C:仿真 D:综合22 一般把EDA技术的发展分为( )个阶段。2 B: 3 C:4 D:523 设计输入完成之后,应立即对文件进行( )。编译 B:编辑 C:功能仿真 D:时序仿真 24 VHDL是在( )年正式推出的。1983 B:1985 C:1987 D:1989 25 Verilog HDL是在( )年正式推出的。26 基于硬件描述语言的数字系统设计目前最常用的设计方法称
9、为( )设计法。自底向上 B:自顶向下 C:积木式 D:顶层 27 在EDA工具中,能将硬件描述语言转化为硬件电路的重要工具软件为( )。仿真器 B:综合器 C:适配器 D:下载器 28 在EDA工具中,能完成在目标系统器件上布局布线的软件称为( )。29 逻辑器件( )属于非用户定制电路。逻辑门 B: PROM C:PLA D:GAL30 可编程逻辑器件PLD属于( )电路。半用户定制 B:全用户定制 C:自动生成 D:非用户定制31 不属于PLD基本结构部分的是( )。与门阵列 B:输入缓存 C:与非门阵列 :或门阵列32 任Verilog HDL的标识符使用字母的规则是( )。大小写相同
10、 B:大小写不同 C:只允许大写 D:只允许小写33 操作符是Verilog HDL预定义的函数命名,操作符是由( )字符组成的。1 B:2 C:3 D:1334 在Verilog HDL模块中,task语句类似高级语言中的( )。函数 B:常数 C:变量 D:子程序 35 在Verilog HDL模块中,函数调用时返回一个用于( )的值。 表达式 B:输出 C:输入 D:程序包36 Verilog HDL中的always语句中的语句是( )语句。 串行 B: 顺序 C: 并行 D:顺序或并行37 嵌套的if语句,其综合结果可实现( )。条件相与的逻辑 B:条件相或的逻辑 C:条件相异或的逻辑
11、 D:三态控制电路38 嵌套的使用if语句,其综合结果可实现( )。带优先级且条件相与的逻辑电路 B:双向控制电路 三态控制电路 D:条件相异或的逻辑电路39 下列哪个FPGA/CPLD设计流程是正确的( )。原理图/HDL文本输入-功能仿真-综合-适配-编程下载-硬件测试 C:四、 简答题1 简述EDA技术的发展历程?2 什么是EDA技术?3 在EDA技术中,什么是自顶向下的设计方法?4 自顶向下的设计方法有什么重要意义?5 简要说明目前现代数字系统的发展趋势是什么?6 简述现代数字系统设计流程。7 简述原理图设计法设计流程。8 简述原理图设计法设计方法的优缺点。9 什么是综合?综合的步骤是
12、什么?10 什么是基于平台的设计?现有平台分为哪几个类型?11 目前,目前数字专用集成电路的设计主要采用三种方式?各有什么特点?12 什么是SOC技术含义是什么?什么是SOPC?13 SOPC技术含义是什么?SOPC技术和SOC技术的区别是什么?14 SOPC技术是指什么?SOPC的技术优势是什么?15 简要说明一下功能仿真和时序仿真的异同。设计过程中如果只做功能仿真,不做时序仿真,设计的正确性是否能得到保证?16 综合完成的主要工作是什么?实现(Implement)完成的主要工作是什么?17 主要的HDL语言是哪两种?Verilog HDL 语言的特点是什么?18 简述阻塞赋值与非阻塞赋值的
13、不同。19 简述过程赋值和连续赋值的区别。20 什么叫做IP核?IP在设计中的作用是什么?21 什么是IP软核,它的特点是什么?22 根据有效形式将IP分为哪几类?根据功能方面的划分分为哪两类?23 比较基于查找表的FPGA和CPLD系统结构和性能上有何不同?24 什么是数据流级建模?什么是行为级建模?25 timescale指令的作用是什么。26 采用HDL完成设计后,必须应用测试程序(testbench)对设计的正确性进行验证。测27 什么是FPGA,CPLD?他们分别是基于什么结构的可编程逻辑结构?28 CPLD是基于什么结构的可编程逻辑器件?其基本结构由哪几部分组成。29 FPGA是于
14、什么结构的可编程逻辑器件?30 PLD器件按照编程方式不同,可以分为哪几类?31 解释编程与配置这两个概念。32 说明FPGA配置有哪些模式,主动配置和从动配置的主要区别是什么?33 为什么在FPGA构成的数字系统中要配备一个PROM或E2PROM?五、 程序补充完整1 下面程序是一个3-8译码器的VerilogHDL描述,试补充完整。空(1) decoder_38(out,in)output7:0 out;input2:0 in;reg7:0 out空(2)(in) begin 空(3)(in)d0:out=8b11111110;d1:b11111101;d2:b11111011;d3:b1
15、1110111;d4:b11101111;d5:b11011111;d6:b10111111;d7:b01111111;endcase空(4) 空(5) 2 下面程序4位计数器的Verilog HDL描述,试补充完整。空(1)count4(out ,reset,clk)output3:空(2)reset,clk;reg3:空(3)(posedge clk) 空(4) if(reset) out=0; else out=out+1;end空(5)3 下面程序描述一个时钟上升沿触发、同步复位的D触发器,试补充完整。空(1) dflop(d,reset,clk,q);input d,clk;inpu
16、t reset;空(2) q;reg q;空(3) (posedge clk)if(reset) q = 0; else=空(4);4 用下面测试平台对mux21u1二选一选择器进行测试,试补充完整。空(1)1ns/100ps Module空(2);reg A,B;reg SEL;wire C;mux21u1 ( .a(A),.b(B), .sel (SEL), .c(C);空(3)begin A = 0; B = 0; SEL = 0; #10 begin A=1;B=0;SEL=0; end #10 begin A=0;SEL=1;#10 $空(4); end5 clock1是周期为20的
17、时钟,clock_pshift是clock1相移 ,试补充完整。空(1)Gen_clock1 (clock_pshift,clock1) ;output clock_pshift,clock1;reg clock1;wire clock_pshift;空(2) T=20;parameter pshift=2;clock1 =0;always# (T/2) clock1=clock1;空(4)#PSHIFT clock_pshift=clock1;6 下面程序描述了8位移位寄存器,试补充完整。空(1) shifter(空(2),clr,dout);input din,clk,clr;output
18、空(3)dout;0 dout;always (posedge clk)if (空(4) dout= 8b0;else dout = dout 1; dout0 = din;endmodule7 下面程序描述了一个数据选择器MUX,试补充完整。空(1) mux(data_in1,data_in2,sel,data_out);input data_in1,data_in2;input 1:0 sel;output data_out;always (空(2) case(空(3) 2b00 : data_out = data_in1 data_in2; 2b01:= data_in1 | data_
19、in2; 2b10:= data_in1 data_in2;2b11:= data_in1;空(4):=2bxx;8 下面程序描述了一个返回两个数中的最大值的函数。试补充完整。空(1) 3:0 max;空(2) 3:0 a,b; if (空(3) max=a;max=b;空(4)六、 程序改错1 下面的中有5处错误,试找出错误并修改正确。第1行 module divide2( clk , clk_o, reset)第2行input clk , reset;第3行output clk_o;第4行wire in;第5行wire out ;第6行always ( posedge clk or pos
20、edge reset)第7行if ( reset)第8行out 第9行第10行out = in;第11行assign in =out;第12行assign clk_o = out;2 下面的中有5处错误,试找出错误并修改正确。第1行module dff8(reset, d, q); clk;第3行input reset;第4行input7:0 d;第5行output q;第6行reg7:0 q;第7行initial (posedge clk) 第10行else= d;第12行endmodule;3 下面的中有5处错误,试找出错误并修改正确。第1行module decode4_7(decodeo
21、ut,indec)第2行output6:0decodeout;第3行input3:0 indec;第4行reg6:第5行always(indec)第6行begin第7行 case第8行 4decodeout=7b1111110;第9行 4b0110000;第10行4b1101101;第11行4b1111001;第12行4b0110011;第13行4b1011011;第14行4b1011111;第15行4b1110000;第16行4d8:b1111111;第17行4d9:b1111011;第18行endcase第19行end4 下面的中有5处错误,试找出错误并修改正确。第1行timescale
22、10ns/1ns第2行module wave2;第3行reg wave;第4行cycle=5;第5行always第6行fork第7行 wave=0;第8行#(cycle) wave=1;第9行#(2*cycle)wave=0;第10行#(3*cycle)wave=1;第11行#(4*cycle)wave=0;第12行#(5*cycle) $finish;第13行endmodule;5 下面的中有5处错误,试找出错误并修改正确。第1行module alutast(code,a,b,c)第2行input1:0code;0a,b;第4行output4:0c;第5行 reg4:0 c;第6行 task my_and;第7行 input3:第7行output4:0out;第 8行interger i;第9行
copyright@ 2008-2022 冰豆网网站版权所有
经营许可证编号:鄂ICP备2022015515号-1