GTX时钟分析Word文档下载推荐.docx

1、ns：MGTEIEFC-Kq）（i NOFTl-EFCLKu： MORTEf 0X1X11 SOVThflEFOK=tX|0 i.WFFC K3X1；GPEFCLkRX Ddauit CanrtlgiraDDnCAS_CLK nternal clock gen erated from the RXPLL）: CAS_CL 是来自于 RXPLL 产生的内部时钟，可以使用 PMA_CAS_CLKJ控制。TXPLL RXPL啲输出:|VIX* PLLrxa Clock OiYictersJ TX PMA I-1 TX PCS |RX PLLRX* ClockDivldorsH rxpmTRXPCS

2、1Figure 2-7; Top-Level PILL Architecture内部PLL详情:Figure 2-8r PLL DetailPLL计算方式：PLL_OUT = PLL_IN * N1 * N2 / MFli nerate = PLL_OUT * 2 / D=PLL_IN * N1 * N2 * 2 / （M * D）例如：参考时钟 125MHz-Flinerate （ MAX = 125*5*5*2心*1）=6.25GHz 。参考时钟 150MHz-Fli nerate （MAX = 150*5*5*2心*1）=7.5GHz 。V6芯片：GTX攵发器（高达 6.6Gb/s ）

3、, GTH|攵发器（2.488Gb/s 11Gb/s）。FPGA逻辑过采样支持低于480Mb/s的数据速率。常用分频参数Tab! a 2-4 PLL Divider Attribute and Com mon ValuesFactorAttribule NameValid SettingsMTXI?LL_DIVSEL_REFRXPLL_DIVSEL_REFL2TXPLL_EIV5EL45 EB PLL DIVSfcL45 FB4,5N2T?（PLL_DIVSEL_FB RXPLL_DIVSEL_FBDTXPLL_DIVSEL_OLT RXPLL DIVSEL OUTIQPLL_DIVSEL45

4、_FB（N1） PLL_DIVSEL_FB（N2）PLL_DIVSEL_REF（M）PLL_DIVSEL_OUT（D）常用协议分频参数:AumrA （Multi6252b曳L2S6155i51S6.2S1tw测?1融25七12520b153125丄弦25Serial R 呻 MJQ （Single 乂代怙3,1252fib$1351SA251笛2522Db50012S1J53DbsnoSueLiJ RaJJO4Multi-K2315&156.2520t?J 56.25kSAIA3宝lb|am13）751.5诲1 5600130INlfGplinwl Jitter曲30b2S丽LPCI&lDOM

5、Hz KKFCLK100300Z530tas1W1W I 5S1.1.1.3 TXOUTCLK TXUSRCLK2 TXUSRCLKTXPM *DC FMAPlSOPt 诳stItllBTp/DAX卩LLPIL/rEFCLK SelTXFCS9TXCW- Ea ropierTKDAfAFPOmPCS Blnd（STXOUTCLKPCSTXOUTCLK.CTAL僵卞|凶馆TMUTCLKPCSTXOUTGLKPMA DIV1TXOUTCLKTXOarCLKPMA DIV2TXPLLHEFCLlCOIViTXPULREDIV2MGTfiEFCLKFAfi（O011 100经常被使用IMGT REPC

6、LK onIBUFDS.GTXEIUCt3Bfi_i3_1 B_2GI KBFigure 27: TX Serial and Parallel Clock Divider DatailTXOUTCLK以动态配置。kVkLX LJ h L LKlTKOCTCIX CTRLFutb J-T nOUTC LK TXUSAC LK21 斷劃20HAHI:CLLM15CODUFF_HJL-H110OFF.LtrtT1Q1KkPIJ-KJ：lLJX_lJlVlonRXFL1SEFCLK DIV：KXRKCI K*MA_I3I 11RXRECCLKPMIA DIV2Q10TXOL.TCI KI VSoodO

7、FF HIGHOFF：101TxotmrLKPMA dmoainiMJTUI KmA010IXil.LKUCLK DlVlimTXfLLREFCLK-DlVl1Q0TXOUTCLK驱动1个GTX TX在1字节模式（单组）： GEN_TXUSRCLK = TRUETXUSRCLKt 入端口接至 U GND。 TXUSRCLK内部得到。TXOUTCLK驱动1个GTX TX在2字节模式（单组）： TXUSRCLK内部从TXUSRCLK資频得到。TXOUTCLK驱动1个GTX TX在4字节模式（单组）： 如果TXPLL没有使用，则采用 RXPLLLKEE复位MMCM。 TXOUTCLK可以直接驱动 M

8、MCM，中间不用加 BUFG。TXOUTCLK驱动1个GTX TX在1字节模式（多组）： GEN_TXUSRCLK =ALSE。TXOUTCLK驱动1个GTX TX在2字节模式（多组）： TXUSRCLK从内部得到。Fpnr *5 TXOUTCLK 席忡I网 More Than Offl GT1 TK In 4-B HOC _TXOUTCLK驱动1个GTX TX在4字节模式（多组） GEN_TXUSRCLK =ALSE。综上所述（TXUSRCLK1不是内部产生）：Table3-3: TXUSRCLK Internal Generation configurationsTX DATA WIDTH

9、GTX Lanes in Channel11GEN TXUSRCLKl-3yte& 10TTHUE2 or moreFALSE2-R）tc16,201 m rtluivTRUE4-SvteJ32,401 or mon?Notor1. Rr single hne protocols such a I Gb/ i ttherr.et j lX Lin四 in chjnnel * I. Her muJtipJe Jne protocols hkc XAUU GIX Lincs in Clwnncl,J si or m&n?”TXUSRCLK2是给 FPGA TX接口用的;TXUSRCLK = Fli

10、 ne/in terdata width;TX_DATA_WIDTHFPGA INTERFACE WIDTHTXUSRCLK21 Byte8 10TXUSRCLK2 = TXUSRCLK* 22 Byte16 20TXUSRCLK2 = TXUSRCLK4 Byte32 40TXUSRCLK2 = TXUSRCLK/21.1.1.4 RXRECCLK RXUSRCLK2 RXUSRCLKFtEFCLK CHSnbutionFigure4T5： RX swim and Parallel Clock Divider DetaifRXRECCL可以动态配置。RXUSRCLK RXUSRCLK必须上升

11、沿对齐。采用同一晶振驱动驱动参考时钟， for transmitter and the receiver on the channal :TXOUTCLK 可以用来驱动 RXUSRCLK RXUSRCLK2当时钟纠正关闭或者 RXBUFFER被旁路，RX phase alig nment必须用来对齐串行时钟和并行时钟。采用独立晶振驱动驱动参考时钟， for transmitter and the receiver on the channal :时钟纠正没有使用， RXUSRCLK RXUSRCLK必须被 RXRECCL驱动，phase-alignment 电路必须被对齐。如果时钟纠正已经使用

12、，RXUSRCLKRXUSRCLK可以被RXRECCLKTXOUTCLK任意一个驱动。Sata2.0 在 V6 的平台上，TXUSRCLK Rate = 3G/20 = 150MBTXUSRCLK2 Rate = TXUSRCLK /2 = 75MBSata3.0 在 V6 的平台上，TXUSRCLK Rate = 6G/20 = 300MBTXUSRCLK2 Rate = TXUSRCLK /2 = 150MB内部宽度是芯片决定的：The Virtex（S-6 FPGA GTX transceiver contains ail internal 2-bvte datapath.TX_DATA_WIDTH决定了 FPGA in terface width :TXENC8B10BUS（ 0）: When the 8B/10B encoder is bypassed ；TXENC8B10BUS（ 1）: When the8B/10B encoder is enabled ；