CPU核心器件讲解Word文档下载推荐.docx

1、第二章 设计内容和方案 32.1 设计内容 32.2 设计方案 2第三章 课程设计相关原理简述 4第四章 设计实现 104.1 基本接线图 104.2 遇到的问题及解决 164.3 需要讨论的其它问题 16第五章 设计验证 175.1 验证步骤及结果 6第六章 设计总结 20第七章 参考文献 21第一章 课程设计1.1 目的 进一步了解Proteus软件的基本用法 了解译码器、编码器、比较器、数据选择器、三态缓冲器、触发器、寄存器等的作用和构造方法 了解组合逻辑电路和时序逻辑电路 了解时序发生器和启停电路 了解CPU内部的程序计数器、程序状态字、地址寄存器、数据缓冲寄存器、指令寄存器、指令译码

2、器、累加器等核心器件的作用和构造方法1.2 设备与器材 设备： PC机 、Proteus 7.10软件。器材：三八译码器74LS138 带优先权的数据编码器74LS148 发光条带：LED-BARGRAPH 示波器：OSCILLOSCOPE 数字时钟信号源：DCLOCK 四位D型触发器：74LS175D型触发器：74LS74双输入端与门：AND_2 双输入端与非门：NAND_2 非门：NOT 四输入端与非门：NAND_4 逻辑状态端子，发光二极管，七段数码管等第二章 设计内容和方案2.1 设计内容。实验部分：实现前述CPU的核心器件 实现基本时序电路和启停逻辑电路2.2 设计方案利用Prote

3、us软件搭建电路，模仿老师的项目案例完成电路图的设计，完善电路图，增加一些自己的认为可行的修改，并验证修改的可行性，利用构建的电路图结合课本上的理论知识完成电路搭建。第三章 课程设计相关原理简述1. 3：8译码器74LS138功能演示74LS138工作原理：当一个选通端（E1）为高电平，另两个选通端（/E2）和（/E3）为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。比如：A2A1A0=110时，则Y6输出端输出低电平信号。利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。若将选通端中的一个作为数据输

4、入端时，74LS138还可作数据分配器。可用在8086的译码电路中，扩展内存。真值表：输入输出STA/STB/STCA2A1A0/Y0/Y1/Y2/Y3/Y4/Y5/Y6/Y7HL2. 带优先权的数据编码器74LS148有些单片机控制系统和数字电路中，无法对几个按钮的同时响应做出反映，如电梯控制系统在这种情况下就出出现错误，这是绝对不允许的于是就出现了74ls148优先编码器，先说一下他的基本原理.他允许同时输入两个以上编码信号。不过在设计优先编码器时已经将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。EII0I1I2I3I4I5I6I7GSEO1

5、x3. 数据比较器74LS85在数字电路中，经常需要对两个位数相同的二进制数进行比较，以判断它们的相对大小或者是否相等，用来实现这一功能的逻辑电路就成为数值比较器。 集成数值比较器74LS85是位数值比较器，其功能如下：从功能表可以看出，该比较器的比较原理和两位比较器的比较原理相同。两个4位数的比较是从A的最高位A3和B的最高位B3进行比较，如果它们不相等，则该位的比较结果可以作为两数的比较结果。若最高位A3=B3，则再比较次高位A2和B2，余类推。显然，如果两数相等，那么，比较步骤必须进行到最低位才能得到结果。真值表中的输入变量包括A3与B3、A2与B2、A1与B1、A0与B0和A与B的比较

6、结果。其中A和B是另外两个低位数，IAB、IAB、IAB=IAB、IA=B端连接。当位数较多且要满足一定的速度要求时，可以采取并联方式。4. 数据选择器74LS257数据选择器的定义及功能：数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器。它的作用相当于多个输入的单刀多掷开关，其示意图如下所示。 下面以4选1数据选择器为例，说明工作原理及基本功能。其逻辑图为： 功能表为： 为了对个数据源进行选择，使用两位地址码BA产生个地址信号。由BA等于00、01、10、11分别控制四个与门的开闭。显然，任何时候BA只有一种可能的取值，所以只有一个

7、与门打开，使对应的那一路数据通过，送达端。输入使能端是低电平有效，当时，所有与门都被封锁，无论地址码是什么，总是等于；当时 ，封锁解除，由地址码决定哪一个与门打开。同样原理，可以构成更多输入通道的数据选择器。被选数据源越多，所需地址码的位数也越多，若地址输入端为，可选输入通道数为2n。数据输入信号两组：A1A4，B1B4被选择的A组或B组信号将在Y端输出控制信号OE#：输出端Y1Y4可以输出控制信号A#/B：高电平选B组数据，低电平选A组数据段数码管LED数据显示和二进制的关系5.三态门74LS12574LS125为低电平有效。正常工作时，即控制输入端为低电平，输出端信号等于输入端信号。三态门

8、特性：对输入编码在输出端除了0、1两种有效状态外，还有第三种状态：高阻/三态，既不是1，也不是0。控制信号无效时输出端信号即高阻，控制信号有效时输出端信号是输入信号的反映三态门：可用于控制器件输出时机、连接总线等。6. 程序计数器74LS16174LS161计数器电路中由两个与非门构成单脉冲发生器，74LS161计数器对其产生的脉冲进行计数，计数结果送入字符译码器并驱动七段数码管，是数码管显示单脉冲发生器产生了多少个脉冲信号。程序计数器特性： 可进行一般的计数操作 可重新装入指定的计数初值 可控制计数脉冲时钟信号7. D型触发器74LS74D型触发器特性：D端输入数据，CLK触发时钟信号，Q和

9、Q#输出已保存信息复位端R#、设置端S#作用示波器可调频率、波幅等，如果看完，记得按停止仿真，而不是简单的关闭示波器窗口数字时钟DCLOCK可调频率8. 8位D型触发器74LS273寄存器74LS273是一种带清除功能的8D触发器， 1D8D为数据输入端，1Q8Q为数据输出端，正脉冲触发，低电平清除，常用作数据锁存器,地址锁存器。D0D7：出入；Q0Q7：输出；第一脚WR：主清除端，低电平触发，即当为低电平时，芯片被清除，输出全为0（低电平）；CP（CLK）：触发端，上升沿触发，即当CP从低到高电平时，D0D7的数据通过芯片，为0时将数据锁存，D0D7的数据不变。9. 双四位三态缓冲器74LS

10、240 74ls240是八单线驱动器。（反码，三态输出）这种八缓冲器和线驱动器是为提高三态输出存储地址驱动器，时钟驱动器和总线定向接收器和发射器的性能可和集成度而特意设计。设计者可按需要将原码，反码输出。对称/G（有效低电平输出控制）10. 8位双向缓冲器74LS24574LS245是用来驱动LED或者其他的设备，它是8路同相三态双向总线收发器，可双向传输数据。74LS245还具有双向三态功能，既可以输出，也可以输入数据。工作原理：当片选端/CE低电平有效时，DIR=“0”，信号由 B 向 A 传输;（接收） DIR=“1”，信号由 A 向 B 传输；（发送）当CE为高电平时，A、B均为高阻态

11、。双向缓冲器的一般应用：数据总线总线的引入、命名器件连接总线时的接入与命名v11. 时序发生器原理电路 时序发生器是CPU中一个类似“作息时间”的东西，使计算机可以准确、迅速、有条不紊地工作。机器一旦被启动，即CPU开始取指令并执行指令时，操作控制器就利用定时脉冲的顺序和不同的脉冲间隔，有条理、有节奏地指挥机器的动作，规定在这个脉冲到来时做什么，在那个脉冲到来时又做什么，给计算机 各部分提供工作所需的时间标志。为此，需要采用多级时序体制。第四章 设计实现4.1 基本接线图4.2 遇到的问题及解决 1.电路连接问题：示波器总是有问题，没法显示 2.理论知识问题：对序计数器、程序状态字、地址寄存器

12、、数据缓冲寄存器、指令寄存器、指令译码器、累加器等核心器件的作用和构造方法知识不全，概念模糊，通过上网查询巩固了下概念。4.3 需要讨论的其它问题 时序发生器中的电路图连接完好，但不会对示波器数据进行具体的分析。第五章 设计验证5.1 验证步骤及结果（数据分析与结论）（1）.验证74LS138管脚及功能的结果:（2） 验证74LS138功能的分析与结论:从功能表的验证中可以看出，该比较器的比较原理和两位比较器的比较原理相同。（3） 验证74LS138功能的分析与结论:同此测试出74LS138的各个判断功能（4） 验证74LS257功能的分析与结论:说明：在输入A（0011）与B（0010）后，按动选择器的选择按钮，通过数码管判断输出的数字。（5）验证D型触发器74LS74的功能： D触发器：Qn+1=D通过表中的输入输出验证出该触发器的基本功能。（6）8位D型触发器74LS273寄存器功能的分析与结论:第六章 设计总结在本次试验当中。我们学会了对74LS系列芯片的认识，同时认识这一系列的芯片可以给我们对计算机的认识更加深刻。对部分的器件的认识可以让我们对其他器件的认识更加简单。对硬件的认识可以让我们对计算机如何存储及运行产生相应的兴趣。第七章 参考文献1白中英， 计算机组成原理，科学出版社，2013年3月第五版2. Elecfans， 2014.10.303. XX，