基于VHDL的数显抢答器Word文档格式.docx

1、传统的数字系统设计方法：基于电路板的设计方法采用固定功能的器件（通用型器件），通过设计电路板来实现系统功能，在系统硬件设计的后期进行仿真和调试 。现代的数字系统设计方法：基于芯片采用PLD，利用EDA开发工具，通过芯片设计来实现系统功能，在系统硬件设计的早期进行仿真。此系统的设计就是采用的现代的数字系统设计方法EDA的设计方法。其与传统的设计方法的具体优劣比较如下表：表3-1 传统设计方法与EDA设计方法的比较传统设计方法EDA设计方法自底向下自顶向下手动设计自动设计软硬件分离打破软硬件屏障原理图设计方式原理图、HDL等设计方式系统功能确定系统功能易改不易仿真易仿真难测试和修改易测试和修改模块

2、难移植和共享模块可移植共享设计周期长设计周期短由以上对比图可知，数字抢答器的设计采用自顶向下的设计方法较优。而传统的电子设计的基本思路还是选择标准集成电路自底向上（Bottom-Up）地构造出一个新的系统，这样的设计方法就如同一砖一瓦地建造金字塔，不仅效率低、成本高而且还容易出错。2 数字抢答器系统的设计与实现2.1 抢答器系统设计要求 一般来说，设计一台数字抢答器，必须能够准确判断出第一位抢答者，并且通过数显、蜂鸣这些途径能让人们很容易得知谁是抢答成功者，并设置一定的回答限制时间，让抢答者在规定时间内答题，主持人根据答题结果控制抢答器的清零复位，掌握比赛的进程。所以我在设计8路数字抢答器的模

3、块需要满足鉴别、抢答报警、回答倒计时、数显等功能，具体设计要求如下：（1）抢答器可容纳八组选手，并为每组选手设置一个按钮供抢答者使用；为主持人设置一个控制按钮，用来控制系统清零（组别显示数码管灭灯）和抢答开始；（2）电路具有对第一抢答信号的锁存、鉴别和显示等功能。在主持人将系统复位并发出抢答指令后，若参赛选手按下抢答按钮，则该组别的信号立即被锁存，并在组别显示器上显示该组别，同时扬声器也给出音响提示，此时，电路具备自锁功能，使其他抢答按钮不起作用。（3）抢答器具有限时回答问题的功能，当主持人启动倒计时开始键后，要求计时器采用倒计时，同时最后计时器倒计时到00时扬声器会发出声响提示；2.2系统总

4、体设计思想 本设计为八路数字抢答器，所以这种抢答器要求有八路不同组别的抢答输入信号，并能识别最先抢答的信号，直观地通过数显和蜂鸣等方式显示出组别；对回答问题所用的时间进行计时、显示、超时报警，同时该系统还应有复位、倒计时启动功能。抢答过程：主持人按下系统复位键（CLR），系统进入抢答状态，计时模块输出初始信号给数码显示模块并显示出初始值。当某参赛组抢先将抢答键按下时，系统将其余七路抢答信号封锁，同时扬声器发出声音提示，组别显示模块送出信号给数码显示模块，从而显示出该抢答成功组台号，并一直保持到主持人将系统清零为止。主持人对抢答结果进行确认，随后，计时模块送出倒计时计数允许信号，开始回答问题，计

5、时显示器则从初始值开始以计时。计时至0时，停止计时，扬声器发出超时报警信号，以中止未回答完问题。若参赛者在规定时间内回答完问题，主持人可给出倒计时计数停止信号，以免扬声器鸣叫。主持人按下复位键，即CLR为低电平有效状态，清除前一次的抢答组别，又可开始新的一轮的抢答。此抢答器的设计中采用自顶向下的设计思路，运用VHDL硬件描述语言对各个模块进行层次化、系统化的描述，并且先设计一个顶层文件，再把各个模块连接起来系统的总体框图如下：图4-2-1系统的总体框图2.3子模块的设计思想和实现根据对抢答器的功能要求，把要设计的系统划分为六个功能模块：抢答信号鉴别模块、锁存模块、编码模块、计时模块、译码显示模

6、块和扬声器控制电路，具体的说，显示模块又包含最先抢答的组别显示电路、计时值显示电路。2.3.1 鉴别模块的设计与实现抢答鉴别模块用来准确直观地判断S1、S2、S3、S4、S5、S6、S7、S8八组抢答者谁最先按下按钮,并为显示端送出信号，通过数显和蜂鸣等途径使观众能够清楚地知道是哪一组抢答成功，是整个系统的核心部分。同时组别显示端为下一模块输入信号，以方便主持人为该组抢答成功者进行下一步的操作。抢答鉴别模块的元件图如下图所：图4-3-1 鉴别模块元件框图引脚作用：输入信号：各组的抢答按钮S1、S2、S3、S4、S5、S6、S7、S8，系统清零信号CLR，反馈使能端OE。输出信号： 各组的抢答按

7、钮显示端q1,q2,q3,q4,q5,q6,q7,q8。工作原理：第一个按下键的小组，抢答信号判定模块QDJB通过缓冲输出信号的反馈将本参赛组抢先按下按键的信号锁存，并且以异步清零的方式将其他参赛组的按键信号屏蔽，显示组别直到主持人对系统进行清零操作时为止。当CLR=1时系统复位，抢答被屏蔽；当CLR=0时，即低电平有效，且OE为低电平时，使其进入抢答鉴别状态，到CLK的上升沿到来时，以S1组抢答成功为例，当输入信号为S1=1，S2=0，S3=0，S4=0，S5=0，S6=0，S7=0，S8=0，即为鉴别出S1组抢答成功，同时屏蔽其他组的输入信号，以免发生错误。同理其他组别抢答成功也是这样的鉴

8、别过程。部分源程序如下所示：IF （CLR =1） THENQ1=0; Q2 Q3 Q4 Q5 Q6 Q7 Q8 当清零端有效时，所有的输出赋值为0ELSIF （OE=S1;=S2;=S3;=S4;=S5;=S6;=S7;=S8; 当清零无效，且OE为0时，将输入赋给输出原理框图如下：输出全为零选手抢答输出抢答组别输入等于输出抢答成功CLR=1CLR=0OE=0图4-3-2 抢答鉴别模块原理图该模块在Max-plus II软件中的仿真结果图如下图：图4-3-3 鉴别模块仿真图2.3.2 锁存反馈模块的设计与实现当抢答鉴别模块成功将各个抢答组的抢答信号输出后后，必须由锁存电路来将抢答信号中最先抢

9、答的组别锁定，禁止其他组的信号显示出来，这个模块是整个电路中最重要的地方，这个模块直接影响主持人对比赛公平进行的判断。锁存模块的元件图如下图所示：图4-3-4 锁存模块元件图D1、D2、D3、D4、D5、D6、D7、D8是各组的抢答信号。Q是锁存反馈信号。当D1、D2、D3、D4、D5、D6、D7、D8各组的抢答信号进入锁存模块时，在锁存模块中，对输入的各个信号的信息进行或的关系运算，将计算结果输给Q，通过Q向外输出。最后将Q值反馈给QDJB模块，对本次的抢答进行锁存，并将锁存结果输出给下一级电路。If d1= or d2= or d3= or d4= or d5= or d6= or d7=

10、 or d8=then q 当任何一个输入为1时, 将1赋给qElse qM1111 当输入信号不是以上几种形式的时候，将信号编码成1111，并赋给M。END CASE;EN = TEMP（7） OR TEMP（6） OR TEMP（5） OR TEMP（4） OR TEMP（3） OR TEMP（2） OR TEMP（1） OR TEMP（0） OR CLR; 在同一时刻，将八个输入信号与CLR信号进行或的关系，然后将值赋予EN图4-3-7 编码模块仿真图2.3.4 声音报警模块的设计与实现当某组的选手抢答成功之后，为了让主持人第一时间反应到抢答的成功，系统需要设置一个声响报警装置，来提示主

11、持人对其他选手的抢答信号进行屏蔽。该模块在系统中是十分必要的，声音响起，可以节约不少时间，为比赛的顺利进行争取时间。声音报警模块的元件图如下图所示：图4-3-8 发声模块的元件图时钟信号CLK，复位端CLR，声音响起的使能端EN 。声音响起的输出端SOUND。工作原理:当时钟脉冲的上升沿到来，并且高电平有效时，EN端为高电平，CLR端的信号是低电平时，SOUND端输出高电平，即声音响起；当CLR为高电平时屏蔽一切EN端的信号，SOUND端输出低电平，声音不响起。原理框图如下图：使能端信号SOUND=0声音不响起SOUND=1声音响起EN=1图4-3-9 发声模块的原理框图IF （CLKEVEN

12、T AND CLK= IF （CLR= AND EN=） THEN 当清零有效且使能端EN为高电平时 SOUND 声音响起 ELSE 声音不响起 END IF;END IF;图4-3-10 声音报警模块仿真图2.3.5 答题倒计时模块的设计与实现当某组抢答成功后，需要由抢答成功的组的组员来回答问题，而这期间必须有时间限制，让比赛尽快地顺利的进行，而回答问题的开始和结束都必须由主持人来掌握，该模块的元件图如下图所示：图 4-3-11 倒计时器模块元件图时钟信号CLK，复位端CLR，倒计时使能端EN 。倒计时高位显示端H3.0，倒计时低位显示端L3.0,倒计时结束声音报警端SOUND1。如果一组抢

13、答成功，主持人给出判断并给出使能信号使倒计时开始计时如果计时到30秒的时候声音就会响起给主持人提供信息说明抢答队员已经超过了规定的时间，主持人会根据自己的主观意愿宣部此次抢答有效或无效。总的来说倒计时起到提醒参赛者时间的结束，并起到给主持人提示的作用。倒计时的设计思想:倒计时需要用两个数码管显示，其中一个数码管显示十位（H）另一个显示个位（L），它们都用二进制表示，当参赛者抢答成功时，主持人给出是否有效，如果有效就把使能信号EN赋低电平，倒计时开始工作，当时钟脉冲（CLK）有效的时候倒计时就开始计时，当个位变成零的时候程序就会使十位减1并且个位变成9，如果个位没有变成零的时候个位在时钟脉冲上升

14、沿的时候自动减1，十位保持不变。当倒计时结束时，会有声音响起，提醒回答者和主持人回答超时，主持人对倒计时进行复位，回答结束。开始倒计时倒计时到00OE赋给1倒计时置数30关闭声音倒计时不启动图4-3-12 倒计时模块原理框图IF CLR= THEN 当清零有效的时候HH: = 清零时赋初始LL:0000ELSEIF CLKTHEN IF EN=THEN 使能有效的时候IF LL=0 AND HH=0 THEN 当倒计时为00的时候声音响起SOUND BCD 00000000 如果输入信号不是上面几种情况则数码管不显示。图4-3-15 译码显示模块仿真图3 抢答器的系统实现单独模块只有彼此联系起

15、来构成一个完整的系统，才能实现其功能，这个过程有两种实现方法：元件例化。也是用编程的方式将它们各个程序、信号、输入输出之间的关系用VHDL语言来叙述清楚，还关系到程序的调用问题，需要设计者思路清晰，设计合理；元器件图示连线。这种连线方法思路清晰可见，而且用的时候很简单方便，出现错误也很好检查。在设计中选择的是这种方法。通过总的顶层元件图可以很清晰的看到模块连接的原理。下图就是各个元件连接在一起的的总的系统图。图3-1 顶层元件图系统总体仿真图如下图：图3-2 系统总体仿真图表3-1输入/输出引脚的作用：端 口 名功 能S1、S2、S3、S4、S5、S6、S7、S8抢答输入信号CLK系统时钟信号

16、CLR系统清理信号EN倒计时时能信号H3.0倒计时高位输出信号L3.0倒计时低位输出信号BCD7.0组别显示输出信号SOUND、SOUND1声音报警输出信号注：本设计中，抢答器组别信号S1、S2、S3、S4、S5、S6、S7、S8为高电平时，其功能为有效状态。同样，系统清零信号CLR为高电平时有效，预置及倒计时控制信号EN，为低电平有效。当CLR有效时，抢答信号判别电路清零，为判别优先抢答信号做出准备。当倒计时使能端EN为高电平时，预置时间设置信号EN=1时，通过倒计时预置数功能进行预置数。当倒计时使能端EN为低电平，有系统时钟信号CLK时，进行30秒倒计时。输入时钟CLK一方面作为扬声器控制

17、电路的输入信号，另一方面为倒计时电路提供信号。附录系统总体图：系统仿真结果图：1、抢答鉴别模块VHDL程序（QDJB.VHD）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY QDJB ISPORT （S1, S2, S3, S4, S5, S6, S7, S8, CLR, OE: IN STD_LOGIC; Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8: OUT STD_LOGIC）;END QDJB;ARCHITECTURE A OF QDJB IS BEGINPROCESS（S1,S2,S3,S4,S5,S6,S7,S8,OE,CLR）END PROCESS;END A2、锁存反馈模块VHDL程序（SUOCUN.VHD）ENTITY SUOCUN IS PORT （D1, D2, D3, D4, D5, D6, D7, D8: Q:END SUOCUN;ARCHITECTURE A OF SUOCUN ISPROCESS （D1, D2, D3）IF D1= OR D2= OR D3= OR D4= OR D5= OR D6= OR D7= OR D8=THEN QELSE QEND A;3、编码模块VHDL程序（BIANMA.VHD