学士学位论文基于eda数字时钟设计课程设计论文文档格式.docx

1、数字时钟，VHDL，Quartus，仿真波形Abstract Digital clock in daily life is very common, and the realization of digital clock design method has many kinds, such as can be achieved with a single chip, can also be achieved by drawing circuit control schematic. But the curriculum design using ead technology design,

2、using Quartus II software to design a digital clock, and debug the circuit design and simulation, has realized the time, school, school, clear, keep and the whole point timekeeping and other basic functions, and download to experiment instrument testing and verification. In the curriculum design pro

3、cess, according to the design requirements and to achieve the purpose of, using Quartus II software simulation waveforms of the digital clock of each state of the signal lamp, and get waveform simulation and analysis result is given.Keywords:Digital clock, VHDL, Quartus II, simulation waveforms目录一绪

4、论 1二数字时钟设计原理 22.1 Quartus软件介绍 22.2 数字时钟设计原理 2三 设计要求和目的 43.1 设计要求 43.2 设计目的 4四电路设计方案分析 54.1 数字时钟总体设计状态图 54.2 数字时钟总设计电路图 64.3 方案论证分析 64.4 子模块电路设计原理 64.4.1 时、分、秒计数显示电路原理 74.4.2 数码管扫描片选驱动模块 144.4.3 整点报时驱动电路 184.4.4 按键抖动消除电路模块 20五. 综合仿真测试过程及结果 235.1 全程综合与编译 235.2 仿真测试 235.3 仿真波形图 24六. 总结 27参考文献 28一绪 论人类社

5、会已进入到高度发达的信息化社会。信息化社会的发展离不开电子信息产品开发技术、产品品质的提高和进步。电子信息产品随着科学技术的进步，其电子器件和设计方法更新换代的速度日新月异。实现这种进步的主要原因就是电子设计技术和电子制造技术的发展，其核心就是电子设计自动化（EDA，Electronics Design Automation）技术，EDA技术的发展和推广应用又极大地推动了电子信息产业的发展。为保证电子系统设计的速度和质量，适应“第一时间推出产品”的设计要求，EDA技术正逐渐成为不可缺少的一项先进技术和重要工具。目前，在国内电子技术教学和产业界的技术推广中已形成“EDA热”，完全可以说，掌握ED

6、A技术是电子信息类专业学生、工程技术人员所必备的基本能力和技能。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机/FPGA来实现电子钟等等。这些方法都各有其特点，其中利用EDA技术实现的电子钟具有编程灵活，并便于功能的扩展。EDA技术是用于电子产品设计中比较先进的技术，可以代替设计者完成电子系统设计中的大部分工作，而且可以直接从程序中修改错误及系统功

7、能而不需要硬件电路的指示，及缩短了研发周期，又大大节约了成本，受到了电子工程师的青睐。因此，本设计中采用了EDA技术，应用目前广泛应用的VHDL硬件描述语言，实现数字时钟的设计，利用Quartus集成开发环境进行综合、仿真、完成系统的控制作用。二数字时钟设计原理2.1 Quartus软件介绍本次设计主要用的是Quartus仿真软件，在该软件里创建工程，编写VHDL语言，编译成功后并仿真出波形的，下面主要介绍一下Quartus软件。Quartus II是Altera公司的第四代可编程逻辑器件集成开发环境，提供从设计输入到器件编程的全部功能。Quartus II软件支持原理图文件或VHDL语言文件

8、的输入，在本次设计中主要是用的VHDL语言文件输入。 Quartus II可以产生并识别EDIF网表文件、VHDL网表文件和Verilog HDL网表文件，为其它EDA工具提供了方便的接口；可以在Quartus II集成环境中自动运行其它EDA工具。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合

9、，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Quartus II软件的开发流程可概括为以下几步：设计输入、设计编译、设计定时分析、设计仿真和器件编程下载。本次课程设计由于硬件设施原因只做到仿真波形这儿。2.2 数字时钟设计原理 主要原理是将第一全局时钟CLK1的跳线器接1Hz，第二全局时钟CLK2的跳线器接1024Hz，第三全局时钟CLK3的跳线器接32768Hz。拨位开关KD1为清0控制开关（高电平有效），KD2、KD3分别为小时调节，分钟调节允许端（低电平允许调节，高电平禁

10、止调节/正常计时）。按键K2、K3分别为小时调节、分钟调节按键（仅当KD2、KD3为低电平允许调节时有效），只能加调节。数码管SM6-SM1分别显示小时，分钟，秒。当数字时钟计时至*h59min51s时，扬声器开始鸣叫报时。其中，51s、53s、55s、57s为低音，59s为高音。LED1-LED9在51s-59s时依次闪烁。在Quartus II软件中测试出仿真波形，并进行观测分析，最后再进行的结果分析。3设计要求和目的3.1 设计要求本次设计一个数字时钟主要具有以下功能：1. 时，分，秒，计数显示功能，以24小时循环计时。2清零，调节小时、分钟功能。3. 整点报时功能，整点报时的同时LED

11、灯花样显示。3.2 设计目的 完成一个数字时钟设计，按照课程设计的具体要求，综合运用在EDA中学到的逻辑知识，通过查阅各种资料和文献，能够设计出具体的方案去实现，在整个设计的过程中，要求培养自己的逻辑设计能力和采用EDA方法进行设计的思想；掌握CPLD/FPGA器件的开发应用，掌握Quartus软件的应用，会用该软件进行仿真测试和时序波形图的仿真。图3-1数字时钟示意图四电路设计方案分析4.1 数字时钟总体设计状态图根据总体设计要求，经过分析知道，数字时钟具有：时，分，秒，计数显示功能，以24小时循环计时；清零，调节小时、分钟功能，所以状态图如图4-2所示：图4-1 数字时钟工作状态图4.2

12、数字时钟总设计电路图图4-2 数字时钟总设计电路图4.3 方案论证分析根据总体上的设计思路画出状态图后，下边画具体的流程图就比较清晰了，根据状态图我们组按照这个大体上的思路和方案一步步的编写程序，程序编好后开始编译并调试错误，直到编译完全成功后才测试仿真波形，观察波形，经过认真分析，得到了我们最终要实现的数字时钟。4.4子模块电路设计原理 将各个程序进行顶层设计并进行封装后连接实验电路图，编译程序直至没有错误后便开始下边的仿真波形测试和结果分析。4.4.1时、分、秒计数显示电路原理 时、分、秒计数显示电路以24h转换计时，其中second模块为60进制BCD码技术电路，实现秒计时功能；minu

13、te模块为60进制BCD码技术电路，实现分计时电路；HOUR模块为24进制BCD码计数电路，实现小时计时功能。整个计数器具有清0、调分和调时的功能。（1）秒计时器模块：给一个秒脉信号，显示秒钟。封装图：图4-3秒计时器封装图VHDL程序：LIBBARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY second ISPORT（reset,clk,clk2,setmin:IN STD_LOGIC; daout:OUT STD_LOGIC_VECTOR（7 DOWNTO 0）; enmin:OUT_S

14、TD_LOGIC）;END second;ARCHITECTURE BEHAV OF second ISSIGNAL COUNT:STD_LOGIC_VECTOR（3 DOWNTO 0）;SIGNAL COUNTER:SIGNAL CARRY_OUT1:STD_LOGIC:SIGNAL CARRY_OUT2:STD_LOGIC;BEGINP1:PROCESS（reset,clk）IF（reset=0）RHENCOUNT=0000;COUNTERELSIF（clkEVENT AND clk=1）THENIF（）COUNTER5）THENIF（COUNT=9）THEN=COUNTER+1;ELSE

15、=COUNT+1;END IF;CARRY_OUT1=CARRY_PUTIF（clk2EVENT AND clk2=enmin=CARRY_OUT1 OR setmin;END PROCESS;daout（7 DOWNTO 4）=COUNTER;daout（3 DOWNTO 0）=COUNT;END BEHAV;（2）分计时器模块：给一个分脉冲信号，显示分钟。图4-4分计时器封装图ENTITY minute ISPORT（reset,clk,clk2,setopur: enhour:END minute;ARCHITECTURE BEHAV OF minute ISSIGNAL SETHOUR

16、1:IF（COUNTERSETHOUR1=SETHOUR;P2:PROCESS（clk）IF（clkIF（COUNTER=0）THENIF（COUNT=0）THENCARRY_OUT2enhour=（CARRY_OUT1 AND CARRY_OUT2）OR SETHOUR1;END BEHAV（3）时计时器模块：给一个时脉冲信号，显示小时。图4-5时计时器封装图ENTITY HOUR ISPORT（reset,clk:OUT STD_LOGIC_VECTOR（7 DOWNTO 0）;END HOURARCHITECTURE BEHAV OF HOUR IS2）THENIF（COUNT=3）TH

17、EN4.4.2数码管扫描片选驱动模块 数码管扫描片选驱动模块有8位7段共阴极扫描数码管的片选驱动信号输出和7段码输出。SELTINE模块产生8为数码管的扫描驱动信号sel2.0和时钟显示数据（动态显示）daout3.0。EDLED模块则为数码显示时钟数据的7段译码电路。（1）数码管扫描片选驱动模块图4-6数码管扫描片选模块ENTITY SELTIME ISPORT（ckdsp: reset: second:IN STD_LOGIC_VECTOR（7 DOWNTO 0）; mintue: hour:OUT STD_LOGIC_VECTOR（3 DOWNTO 0）; sel:OUT STD_LOG

18、IC_VECTOR（2 DOWNTO 0）;END SELTIME;ARCHITECTURE BEHAV OF SELTIME ISSIGNAL SEC:STD_LOGIC_VECTOR（2 DOWNTO 0）;PROCESS（reset,ckdsp）secELSIF（ckdspEVENT AND ckdsp=IF（sec=101 secdaoutXXXXEND CASE;sel=SEC;（2）7段译码电路模块：给一个时间脉冲信号，在屏幕上显示时间。图4-7 7段译码模块封装图ENTITY DELED ISPORT（s:IN STD_LOGIC_VECTOR（3 DOWNTO 0）; A,B,

19、C,D,E,F,G,H:OUT STD_LOGIC）;END DELED;ARCHITECTURE BEHAV OF DELED ISSIGNAL DATA:SIGNAL DOUT:STD_LOGIC_VECTOR（7 DOWNTO 0）;BEIGNDATA=s;PROCESS（DATA）CASE DATA ISDOUT0011111100010000011000100101101100110100111101000110011001010110110101100111110101110000011110000111111110010110111110100111011110110111110011000011100111010101111011100111100111110111000100000000H=DOUT（7）;G=DOUT（6）;F=DOUT（5）;E=DOUT（4）;D=DOUT（3）;C=DOUT（2）;B=DOUT（1）;A=DOUT（0）;4.4.3 整点报时驱动电路 扬声器在整点报时有报时驱动信号产生，以及LED灯根据设计的要求在正在时有花样显示信号产生