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1、a、 大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源b、 设计相对简单。c、 异步复位信号识别方便d、 Clocking scheme is not necessary for an asynchronous design. Hence design consumes less power. Asynchronous design style is also one of the latest design options to achieve low power. Design community is scrathing their head over asynch

2、ronous design possibilities. 异步复位缺点：1）、最大的问题在于它属于异步逻辑，问题出现在复位释放时，而不是有效时，如果复位释放接近时钟有效沿，则触发器的输出可能进入亚稳态，从而使复位失败。2）、可能因为噪声或者毛刺造成虚假复位信号，3）、对异步复位INS静态定时分析比较困难。4）、对于DFT（DESING FOR TEST）设计，如果复位信号不是直接来自于I/O引脚，在DFT扫描和测试时，复位信号必须被禁止，因此需要额外的同步电路。状态机（FSM）根据状态数目是否有限可以将时序状态机分为有限状态机（Finite Status Machine,FSM）和无限状态机。

3、FSM: Mealy & Moore Mealy:米利机的下一状态和输出取决于当前状态和当前输出；-异步FSMMoore:Moore机的下一状态取决于当前状态和当前输出，但其输出仅取决于当前状态， -同步FSM状态图或者状态转移表以表格的形式表示在当前状态和输入的各种组合下状态机的下一状态和输出。状态转移图（Status transition graph,STG）是一种有向图，算法状态机（ASM），类似于软件流程图，是时序状态机功能的一种抽象。函数和任务的区别：1）、函数：函数代表了纯组合逻辑，2）、任务：即可以用来表示组合逻辑也可以表示时序逻辑阻塞和非阻塞语句的区别：阻塞（=）和非阻塞（=0

4、.7VDD,Vil=0.9VDD,Vol=0.1VDD，ttl的为:=2.0v,Vil=0.8v;=2.4v,Vol=0.4v. 用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos. 9. 如何解决亚稳态？ Metastability 亚稳态是指触发器无法在某个规定时间段达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法:1 降低系统时钟频率 2 用反应更快的Flip-Flo

5、p 3 引入同步机制,防止亚稳态传播 4 改善时钟质量,用边沿变化快速的时钟信号 关键是器件使用比较好的工艺和时钟周期的裕量要大.9（1）为什么两级触发器可以防止亚稳态传播？使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满

6、足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 = 时钟周期。更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期。 所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用 。10. IC设计中同步复位与异步复位的区别。同步复位，就是当复位信号有效且在给定的时钟边沿到来时，触发器才被复位。换一句话说，即使复位信号有效，如果时钟脉冲边沿未到来，触发器也不会复位。异步复位则不同，一旦复位信号有效，触发器就立即复位。异步复位对复位信

7、号要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态. 11. MOORE与MEELEY状态机的特征。两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期输入信号发生变化，输出也会保持稳定不变。从时序上看，Moore状态机属于同步输出状态机。Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。从时序上看，Mealy状态机属于异步输出状

8、态机，它不依赖于时钟。14、多时域设计中,如何处理信号跨时域.（南山之桥） 不同的时钟域之间信号通信时需要进行同步处理,这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响,其中对于单个控制信号可以用两级同步器,如电平、边沿检测和脉冲,对多位信号可以用FIFO,双口RAM,握手信号等.跨时域的信号要经过同步器同步,防止亚稳态传播.例如:时钟域1中的一个信号,要送到时钟域2,那么在这个信号送到时钟域2之前,要先经过时钟域2的同步器同步后,才能进入时钟域2.这个同步器就是两级d触发器,其时钟为时钟域2的时钟.这样做是怕时钟域1中的这个信号,可能不满足时钟域2中触发器的建立保持时间,而产

9、生亚稳态,因为它们之间没有必然关系,是异步的.这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性.所以通常只同步很少位数的信号.比如控制信号,或地址.当同步的是地址时,一般该地址应采用格雷码,因为格雷码每次只变一位,相当于每次只有一个同步器在起作用,这样可以降低出错概率,象异步FIFO的设计中,比较读写地址的大小时,就是用这种方法.如果两个时钟域之间传送大量的数据,可以用异步FIFO来解决问题. 15、给了reg的setup,hold时间,求中间组合逻辑的delay围.（飞利浦-大唐笔试） Holddelayperiod-TsetupDelay period - setup hold 1

10、6、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max,最小为T1min.组合逻辑电路最大延迟为T2max,最小为T2min.问,触发器D2的建立时间T3和保持时间应满足什么条件.（华为） T3setupT1min+T2min 不考虑时钟的skew，D2的建立时间不能大于（时钟周期T - D1数据最迟到达时间T1max+T2max）；保持时间不大于大于（D1数据最快到达时间T1min+T2min）；否则D2的数据将进入亚稳态并向后级电路传17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck-q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式.（威盛

11、VIA 2003.11.06 笔试试题） T+TclkdealyTsetup+Tco+Tdelay;Thold+TclkdelayTco+Tdelay;18、说说静态、动态时序模拟的优缺点.（威盛VIA 2003.11.06 笔试试题） 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误.它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用存较少,不仅可以对芯片设计进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分

12、析已经越来越多地被用到数字集成电路设计的验证中. 动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径.因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题;静态时序分析缺点：1. 无法识别伪路径2. 不适合异步电路3. 不能验证功能19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing.（威盛VIA 2003.11.06 笔试试题） 可以参考加法F =A+B+C+D，改善Timing:F=（A+B）+（C+D）将第二级信号放到最后一级输出，这样关键信号到输出的路径将只延时一级MUX，从而改善timing 关键:将第二级信号放到最后输出一级

13、输出,同时注意修改片选信号,保证其优先级未被修改. 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得输出依赖于关键路径.（未知） Critical Path 指的是同步逻辑电路中，组合逻辑时延最大的路径21、逻辑方面数字电路的卡诺图化简,时序（同步异步差异）,触发器有几种（区别,优点）,全加器等等.（未知） 触发器种类：区别：优点：全加器：S=A xor B xor CCo=（A xor B）*C+AB=AB+AC+BC22、卡诺图写出逻辑表达使.（威盛VIA 2003.11.06 笔试试题） 23、化简F（A,B,C,D）= m（1,3,4,5,10,11

14、,12,13,14,15）的和.（威盛） 卡诺图化简:一般是四输入,记住00 01 11 10顺序, 0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve （Vout-Vin） And also explain the operation region of PMOS and NMOS for each segment of the transfe

15、r curve? （威盛笔试题circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?（仕兰微电子）和载流子有关,P管是空穴导电,N管电子导电,电子的迁移率大于空穴,同样的电场下,N管的电流大于P管,因此要增大P管的宽长比,使之对称,这样才能使得两者上升时间下降时

16、间相等、高低电平的噪声容限一样、充电放电的时间相等 27、用mos管搭出一个二输入与非门.（扬智电子笔试） 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.（less delay time）.（威盛笔试题circuit design-beijing-03.11.09） 29、画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路.（I

17、nfineon笔试） 30、画出CMOS的图,画出tow-to-one mux gate.（威盛VIA 2003.11.06 笔试试题） 31、用一个二选一mux和一个inv实现异或.（飞利浦-大唐笔试） input a,b;output c;assign c=a?（b）:（b）;32、画出Y=A*B+C的cmos电路图.（科广试题） 33、用逻辑们和cmos电路实现ab+cd.（飞利浦-大唐笔试） 34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C（D+E）.（仕兰微电子） 以上均为画COMS电路图,实现一给定的逻辑表达式 35、利用4选1实现F（x,y,z）=xz+yz.（未知）

18、x,y作为4选1的数据选择输入,四个数据输入端分别是z或者z的反相,0,1 36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）. 化成最小项之和的形式后根据（A*B）*（C*D）=AB+CD 电子/通信 verilog笔试题笔试题1.Use verilog hdl to implement a flip-flopwith synchronous RESET and SET, a Flip-flop with asynchronous RESET and SET.实现同步置位和复位的触发器。实现异步置位和复位的触发器。always（posedg

19、e clk or negtive set or negtive reset）if（set）q=1;else if （!reset）=0;else=d;2.Use verilog hdl to implement a latch withasynchronous RESET and SET.实现异步置位和复位的锁存器。always（clk or set or reset）3.Use Verilog hdl to implement a 2-to-1multiplexer.实现二选一。assign out = sel? a:b;4.Use AND gate, OR gate and Inverter toimplement a 2-to-1 multiplexer.用门级电路搭二选一。5.Use a 2-to-1 multiplexer to implement a two input OR gate.用二选一搭或门。assign out = a?b ;6.Use a tri-st