西北工业大学数集实验4.docx

1、西北工业大学数集实验4实验课四 组合逻辑的设计1、使用互补CMOS，实现逻辑表达式：并要求每条上拉及下拉通路单一串联通路(不包含任何形式的器件并联)的等效电阻与具有下述尺寸的单位反相器相同（所有管子的沟道长度取0.5um）： NMOS：W/L=1um/0.5um； PMOS：W/L=3um/0.5um；什么样的输入组合可以使所设计的逻辑电路具有最好及最差的上拉特性？什么样的输入组合可以使其具有最好及最差的下拉特性？在输出端接一个10pF的电容，通过仿真确定最好及最差情况下TPHL及TPLH，(仿真时可采用10ns的上升/下降时间)最好上拉特性A,B,C,D,E,F导通，内部节点电容被充电，只需

2、G从1变0最坏上拉特性需要对下拉网络内部节点电容充电即A,B,C,D:1 B,E,F,G从1变为0,此时上拉网络电阻最大最好下拉特性下拉网络A,B,C,D,E导通，内部节点电容接地，G,F从0变为1，所得到的电容最小，电阻并联得到最小，这时延时最小。最差下拉特性需要对上拉和下拉网络内部节点电容放电，并且下拉网络单一导通，下拉网络电阻最大得到输入组合： C,D,E,G:0 A,B,F从0变为1图4-1 四种情况下输出波形（从上向下为最好、最坏上拉特性，最好、最坏下拉特性）代码如下：radix 1111111 io iiiiiii vname a b c d e f g tunit us tris

3、e 0.01 tfall 0.01 vih 2.5 vil 0.0 vol 0.0 voh 2.5 0.5 0000001 1 0000000 1.5 1111101 2 1011010 2.5 1111100 3 1111111 3.5 0000000 4 1100010 实验四 最好及最差情况下TPLH及TPHL.option probe.unprotect.libD:spicscmos25_level49.lib TT.global vdd.vecD:spicsexperimentvv.vecVDD vdd 0 DC=2.5vC1 out 0 10pM1 vdd a 1 1 PMOS W

4、=12u L=0.5uM2 vdd b 1 1 PMOS W=12u L=0.5uM3 1 c 2 2 PMOS W=12u L=0.5uM4 1 d 2 2 PMOS W=12u L=0.5uM5 1 e 2 2 PMOS W=12u L=0.5uM6 vdd f 2 2 PMOS W=6u L=0.5uM7 2 g out out PMOS W=6u L=0.5uM8 out g 0 0 NMOS W=1u L=0.5uM9 out f 3 3 NMOS W=2u L=0.5uM10 3 a 4 4 NMOS W=4u L=0.5uM11 4 b 0 0 NMOS W=4u L=0.5uM

5、12 3 c 5 5 NMOS W=6u L=0.5uM13 5 d 6 6 NMOS W=6u L=0.5uM14 6 e 0 0 NMOS W=6u L=0.5u.op.probe v(out).tran 10n 5u.meas tran tplhgood trig v(g)val=1.25 fall=1 targ v(out)val=1.25 rise=1.meas tran tplhbad trig v(b)val=1.25 fall=1 targ v(out)val=1.25 rise=2.meas tran tphlgood trig v(f)val=1.25 rise=2 tar

6、g v(out)val=1.25 fall=2.meas tran tphlbad trig v(a)val=1.25 rise=2 targ v(out)val=1.25 fall=3.end2、考虑下面的逻辑电路： 解决下面的问题：1写出这个CMOS逻辑门的逻辑表达式，标记出每一个晶体管的尺寸，使此逻辑门单一通路的上拉下拉通路的等效电阻与具有下列尺寸的反相器相同： NMOS：W/L=1um/0.25um； PMOS：W/L=2um/0.25um；2考虑使和达到最大的输入方式(要考虑到内部节点电容的情况)，写出产生这种最大延迟初始输入状态和最终输入状态。在输出端连接1pF电容通过仿真比较这些

7、最大延迟与最优延迟(输入从全0到全1变化，及全1到全0时变化的延迟)进行比较。提示：输入信号上升下降时间可以定义为1ns，通过measure命令测量延迟时间。当最大时，下拉网络单一导通，下拉电阻最大，且这时候需要对上拉内部节点电容放电；最小为C，D已导通只需A,B同时从0变为1。最大时，需要对下拉网络内部节点进行充电，且此时上拉网路单一导通，电阻最大。最小情况为B为0，A,C,D同时由1变为0，上拉网络电阻最小。1.最大代码如下：实验4.2.options probe .unprotect .libD:spicscmos25_level49.lib TT.global vddVDD vdd 0

8、 DC=1vC1 out 0 1pM1 vdd b 1 1 PMOS W=4u L=0.5uM2 1 a out out PMOS W=4u L=0.5uM3 vdd c out out PMOS W=2u L=0.5uM4 vdd d out out PMOS W=2u L=0.5uM5 out a 2 2 NMOS W=3u L=0.5uM6 out b 2 2 NMOS W=3u L=0.5uM7 2 c 3 3 NMOS W=3u L=0.5uM8 3 d 0 0 NMOS W=3u L=0.5uVa a 0 DC=0vVb b 0 PULSE(0 1 5ns 1n 1n 1u 2u)

9、Vc c 0 PULSE(0 1 5ns 1n 1n 1u 2u)Vd d 0 PULSE(0 1 5ns 1n 1n 1u 2u).op.probe v(out).tran 10n 5u.meas tphl trig v(a) val=0.5 rise=1 targ v(out) val=0.5 fall=1.end最优值2.最大代码如下：实验4.2.2.options probe .unprotect .libD:spicscmos25_level49.lib TT.global vddVDD vdd 0 DC=1vC1 out 0 1pM1 vdd b 1 1 PMOS W=4u L=0

10、.5uM2 1 a out out PMOS W=4u L=0.5uM3 vdd c out out PMOS W=2u L=0.5uM4 vdd d out out PMOS W=2u L=0.5uM5 out a 2 2 NMOS W=3u L=0.5uM6 out b 2 2 NMOS W=3u L=0.5uM7 2 c 3 3 NMOS W=3u L=0.5uM8 3 d 0 0 NMOS W=3u L=0.5uVa a 0 dc=1Vb b 0 dc=1Vc c 0 dc=1Vd d 0 PULSE(0 1 5ns 1n 1n 1u 2u).op.probe v(out).tran

11、10n 5u.meas tplh trig v(d) val=0.5 fall=1 targ v(out) val=0.5 rise=1.end最优值3如果P(A=1)=0.5，P(B=1)=0.2，P(C=1)=0.3，P(D=1)=1，计算此逻辑门消耗的功率。设（提示：每次输出从0到1的反转意味着电源要提供功耗。不计算通路电阻消耗的功耗）3、下图是一个4级的多米诺逻辑电路，所有的预充管和求值管使用的是同一个时钟。假定所有的下拉网络都是由一个简单的NMOS来实现；每一个多米诺级都由一个动态反相器和静态反相器构成；预充时间，求值时间和静态反相器的延迟时间都为T/2；信号传播是理想的（上升和下降

12、的时间为0）。IN 信号和时钟具有下图的关系，的周期为10T，试画出Out1,Out2,Out3,Out4在10T 内的波形。 2 如果在后三级没有求值管的话，假定初始时时钟使所有的多米诺级处于预充状态(=0),然后该多米诺组合逻辑进入求值阶段（=1），试问求值阶段会不会出现什么问题？或者是不是有更好的延迟特性？解释一下为什么？求值阶段不会出现问题，这一操作可以使时钟负载减小并提高下拉驱动能力，延迟变小，因为下拉网络的电阻变小，所以延迟变小。3试问在后三级的求值管被移除的情况下，假定时钟初始时处于求值状态（=1），然后该逻辑模块进入预充状态（=0），会不会出现什么问题？或者是不是有更好的延迟特

13、性？解释一下为什么？逻辑模块可以达到最后的预充状态，但是延迟会变大。假设IN从1变为0，第二个门输入最初为高电平，out1需要两个门延迟才会被驱动到低电平，而在此期间第二个门不能被预充电，因为它的下拉网络处于导通状态，第三个门必须等到第二门预充电后才能被预充电，这样延时会大大增加。附录：输入向量文件的书写 radix 1111 io iiii vname Vin3:0 tunit us trise 0.01 tfall 0.01 vih 2.5 vil 0.0 vol 0.25 voh 2.25 0 0000 2 0001 4 0010 6 0011 8 0100 10 0101 12 0110 14 0111 16 1000 18 1001 20 1010 22 1011 24 1100 26 1101 28 1110 30 1111 将文本存为.vec文件.在sp文件中的调用： .vec F:T3simTT.vec