verilog中双向端口inout地使用地心得文档格式.docx

1、其中的link ,data_in_t是reg类型变量,在测试模块中赋值.另外,可以设置一个输出端口观察data_inout用作输出的情况:Wire data_out;Assign data_out_t=（!link）?data_inout:else，in RTLinoutuse in top module（PAD）dont use inout（tri） in sub module也就是说，在内部模块最好不要出现inout，如果确实需要，那么用两个port实现，到顶层的时候再用三态实现。理由是：在非顶层模块用双向口的话，该双向口必然有它的上层跟它相连。既然是双向口，则上层至少有一个输入口和一个输

2、出口联到该双向口上，则发生两个内部输出单元连接到一起的情况出现，这样在综合时往往会出错。1 使用inout类型数据,可以用如下写法: /data_inout的映象寄存器 /link_data控制三态门inout use in top module（PAD）对双向口，我们可以将其理解为2个分量：一个输入分量，一个输出分量。另外还需要一个控制信号控制输出分量何时输出。此时，我们就可以很容易地对双向端口建模。例子：CODE:module dual_port （.inout_pin,）;inout inout_pin;wire inout_pin;wire input_of_inout;wire ou

3、tput_of_inout;wire out_en;assign input_of_inout = inout_pin;assign inout_pin = out_en ? output_of_inout : 高阻;endmodule可见，此时input_of_inout和output_of_inout就可以当作普通信号使用了。在仿真的时候，需要注意双向口的处理。如果是直接与另外一个模块的双向口连接，那么只要保证一个模块在输出的时候，另外一个模块没有输出（处于高阻态）就可以了。如果是在ModelSim中作为单独的模块仿真，那么在模块输出的时候，不能使用force命令将其设为高阻态，而是使用r

4、elease命令将总线释放掉很多初学者在写testbench进行仿真和验证的时候，被inout双向口难住了。仿真器老是提示错误不能进行。下面是我个人对inout端口写testbench仿真的一些总结，并举例进行说明。在这里先要说明一下inout口在testbench中要定义为wire型变量。先假设有一源代码为：module xx（data_inout , .）;.assign data_inout=（! link）?datareg:1bz;方法一：使用相反控制信号inout口，等于两个模块之间用inout双向口互连。这种方法要注意assign 语句只能放在initial和always块内。mo

5、dule test（）;wire data_inout;reg link;initial begin.end方法二：使用force和release语句，但这种方法不能准确反映双向端口的信号变化，但这种方法可以反在块内。#xx; /延时force data_inout=1bx; /强制作为输入端口.release data_inout; /释放输入端口很多读者反映仿真双向端口的时候遇到困难，这里介绍一下双向端口的仿真方法。一个典型的双向端口如图1所示。其中inner_port与芯片内部其他逻辑相连，outer_port为芯片外部管脚，out_en用于控制双向端口的方向，out_en为1时，端口为

6、输出方向，out_en为0时，端口为输入方向。用Verilog语言描述如下：module bidirection_io（inner_port,out_en,outer_port）;input out_en;inout7:0 inner_port;0 outer_port;assign outer_port=（out_en=1）?inner_port:8hzz;assign inner_port=（out_en=0）?outer_port:用VHDL语言描述双向端口如下：library ieee;use IEEE.STD_LOGIC_1164.ALL;entity bidirection_io

7、isport （ inner_port : inout std_logic_vector（7 downto 0）;out_en : in std_logic;outer_port : inout std_logic_vector（7 downto 0） ）;end bidirection_io;architecture behavioral of bidirection_io isbeginouter_portinner_port=outer_port when out_en=0end behavioral;仿真时需要验证双向端口能正确输出数据，以及正确读入数据，因此需要驱动out_en端口，

8、当out_en端口为1时，testbench驱动inner_port端口，然后检查outer_port端口输出的数据是否正确；当out_en端口为0时，testbench驱动outer_port端口，然后检查inner_port端口读入的数据是否正确。由于inner_port和outer_port端口都是双向端口（在VHDL和Verilog语言中都用inout定义），因此驱动方法与单向端口有所不同。验证该双向端口的testbench结构如图2所示。这是一个self-checking testbench，可以自动检查仿真结果是否正确，并在Modelsim控制台上打印出提示信息。图中Monitor

9、完成信号采样、结果自动比较的功能。testbench的工作过程为1）out_en=1时，双向端口处于输出状态，testbench给inner_port_tb_reg信号赋值，然后读取outer_port_tb_wire的值，如果两者一致，双向端口工作正常。2）out_en=0时，双向端口处于输如状态，testbench给outer_port_tb_reg信号赋值，然后读取inner_port_tb_wire的值，如果两者一致，双向端口工作正常。用Verilog代码编写的testbench如下，其中使用了自动结果比较，随机化激励产生等技术。timescale 1ns/10psmodule tb（

10、）;reg7:0 inner_port_tb_reg;wire7:0 inner_port_tb_wire;0 outer_port_tb_reg;0 outer_port_tb_wire;reg out_en_tb;integer i;initialout_en_tb=0;inner_port_tb_reg=0;outer_port_tb_reg=0;i=0;repeat（20）#50i=$random;out_en_tb=i0; /randomize out_en_tbinner_port_tb_reg=$random; /randomize dataouter_port_tb_reg=$

11、random;/* drive the ports connecting to bidirction_ioassign inner_port_tb_wire=（out_en_tb=1）?inner_port_tb_reg:assign outer_port_tb_wire=（out_en_tb=0）?outer_port_tb_reg:/instatiate the bidirction_io modulebidirection_io bidirection_io_inst（.inner_port（inner_port_tb_wire）,.out_en（out_en_tb）,.outer_po

12、rt（outer_port_tb_wire）;/* monitor *always（out_en_tb,inner_port_tb_wire,outer_port_tb_wire）#1;if（outer_port_tb_wire=inner_port_tb_wire）$display（n * time=%t *,$time）;OK! out_en=%d,out_en_tb）; outer_port_tb_wire=%d,inner_port_tb_wire=%d,outer_port_tb_wire,inner_port_tb_wire）;elseERROR! outer_port_tb_wi

13、re != inner_port_tb_wire ）; outer_port_tb_wire=%d, inner_port_tb_wire=%d在写组合逻辑电路的代码时，我发现书上例子大都用的=；而在写时序逻辑电路代码时，我发现书上例子大都用的之前就知道在Verilog HDL中阻塞赋值和非阻塞赋值有着很大的不同，但一直没有搞清楚究竟有什么不同，现在来慢慢的琢磨它。对于我这样的初学者而言，首先要掌握可综合风格的Verilog模块编程的8个原则，并且牢记，才能在综合布局布线的仿真中避免出现竞争冒险现象。（1） 时序电路建模时，用非阻塞赋值。（2） 锁存器电路建模时，用非阻塞赋值。（3） 用alw

14、ays块建立组合逻辑模型时，用阻塞赋值。（4） 在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。（5） 在同一个always块中不要既用非阻塞赋值又用阻塞赋值。（6） 不要在一个以上的always块中为同一个变量赋值。（7） 用$strobe系统任务来显示用非阻塞赋值的变量值。（8） 在赋值时不要使用 #0延时。这样做的目的是为了使综合前仿真和综合后仿真一致。在很多时候，用或者是实际上对应的是不同的硬件电路，这点一定要十分清楚。阻塞赋值（=）：我们先做下面定义：RHS赋值等号右边的表达式，LHS赋值等号左边的表达式。在串行语句块中，阻塞赋值语句按照它们在块中的排列顺序依次执行，

15、即前一条语句没有完成赋值之前，后面的语句不可能被执行，换言之，后面的语句被阻塞了。阻塞赋值的执行可以认为只有一个步骤的操作，即计算RHS并更新LHS，此时不允许有来自任何其他Verilog语句的干扰。所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上是在前一条赋值语句结束后开始赋值的。有句话我一直没读懂：从理论上讲，它与后面的赋值语句只有概念上的先后，而无实质上的延时。例如：beginB = A;C = B + 1；end首先第一条语句执行，将A的值赋给B，接着执行第二条语句，将B+1（即A加1）,并赋给C。也就是说C = A + 1。非阻塞赋值（=）:非阻塞语句的执行过程是

16、：首先计算语句块内部所有右边表达式（RHS）的值，然后完成对左边寄存器变量的赋值操作，例如，下面两条非阻塞赋值语句的执行过程是：先计算右边表达式的值并暂存在一个暂存器中，A的值被保存在一个寄存器中，而B+1的值被保存在另一个寄存器中，在begin和end之间所有语句的右边表达式都被计算并存储完后，对左边的寄存器变量的赋值才会进行。这样C得到的是B的原始值而不是A加一。B = A；C = B +1;如果我们想让两个最基本的D触发器串联，我们用阻塞和非阻塞赋值看看结果有什么不同阻塞和非阻塞的不同造成了电路上巨大的不同，因此他们的差别应该牢记。我们在从仿真（Simulation）的角度去看一下，在输

17、出结果上有造成什么样的不同，我们有同样的的testbench。代码 1 timescale 1 ps/ 1 ps 2 module blocking_vlg_tst（）; 3 4 reg clk; 5 reg iD; 6 / wires 7 wire oQA; 8 wire oQB; 9 10 / assign statements （if any） 11 blocking i1 （12 / port map - connection between master ports and signals/registers 13 .clk（clk）,14 .iD（iD）,15 .oQA（oQA）,

18、16 .oQB（oQB）17 ）;18 initial 19 begin 20 clk = 1b0;21 iD = 122 end 23 24 always #10 clk = （clk）;25 26 always 27 begin 28 #8 iD = （iD）;29 end 30 endmodule31 仿真波形如下：可以看到，在阻塞赋值的情况下当时钟上升沿来的时候读取输入iD的值，并且输出oQA和oQB的值应该是一样的，从波形中我们可以看出输出oQA和oQB的波形是完全一样的。在非阻塞赋值的情况下，它是先计算 iD 和 oQA的值，开始 iD的值为1, oQA的值是不定的，所以oQA被赋为1, 而oQB还是被赋为不定值，两者的波形不一致。阻塞和非阻塞的学习随着以后的深入还得深刻理解，在用时要遵循规则，避免麻烦。