1、图3 创建新的工程 选择工作文件夹introtutorial,也可以使用您自己设定的文件夹。工程必须有一个名字,通常情况下,与顶层设计实体的名字相同。如图3所示,这里选择light作为工程名和顶层实体名。单击Next。如果还没有创建introtutorial文件夹,Quartus II会弹出一个对话框,询问是否新建所需文件夹,如图4所示。单击Yes,将会引出图5所示的窗口。图4 创建新的工程文件夹与否?图5 添加用户指定设计文件 如果没有已存在的设计文件,单击Next,将会打开如图6所示的画面。图6 选择器件家族和指定的器件此处选择的器件为EPM3064ATC100-10,器件家族为MAX30
2、00A,有100个管脚,单击Next,出现图所示7画面。图7 指定第三方EDA工具用户可指定一些第三方EDA工具,这里没有进行Simulation选用,单击Next,出现图8所示窗口,单击Finish,返回Quartus II主体窗口。标题栏将显示light工程,如图9所示。图8 工程设置一览图9 Quartus II显示已建工程3 使用Verilog代码设计输入使用Verilog代码来描述。Verilog模块叫做light,这与图3所示的名称是一致的,使用Quartus II自带的文本编辑器,左键点击FileNew或者单击按钮,打开图10所示窗口,选择Verilog HDL File,单击o
3、k,这将打开文本编辑器窗口,指定所创建的文件的名称,选择FileSave As,打开图11所示的对话框,选择存储类型为Verilog HDL File,填写名称为light.v,单击保存,打开图12所示窗口。图10 选择新建的文件类型图11 命名文件图12 文本编辑器窗口4 编译设计电路在light.v中录入Verilog代码如图13所示,要经过几个Quartus II工具的处理:分析代码、综合电路以及生成目标芯片的实现内容,这些应用程序被聚集在一起,且被称作编译器。选择ProcessingStart Compilation运行编译器,或者单击按钮运行。在编译过程中,Quartus II的左边
4、会显示不同阶段的进度。编译成功(或不成功)后,会弹出一个对话框,单击OK确认。Quartus II会显示图14所示画面的编译报告,也可以通过按钮手动打开编译报告。当编译后,会自动弹出对话框,告知是否编译成功如图15。 图13 录入Verilog代码图14 编译报告图15是否编译成功在编译期间,Quartus II在消息窗口,会显示生成的消息。如果此Verilog设计正确,其中一条消息就会显示编译成功及无错误如图16。如果编译不是零错误,那么在Verilog代码中,至少有一个错误。在这种情况下,与错误对应的消息就会在消息窗口显示。双击某条错误信息,该信息将会滚动显示完整,并且打开Quartus
5、II自带文本编译器,Verilog代码中的某行将被高亮显示,类似的,编译器也会显示许多警告消息,同样的方法也适用于查看完整的警告消息。针对于某条错误或警告消息,想得到更多信息,可选住此条消息,然后按住F1功能键,即可查看。若将light.v的最后一行改成endmodules,重新编译。Quartus II弹出对话框,报告编译错误,单击OK,以确认,编译报告如图17所示。在消息窗口,单击Error标签,显示图18所示消息,双击第一条错误信息,Quartus II文本编辑器打开light.v,最后一行被高亮,如图19所示,修正代码,重新编译,直至成功为止。图16消息窗口显示编译消息图17 编译报告
6、图18 错误信息图19 指示错误代码的位置5 引脚分配方法一:使用文本编辑器,新建一文件,命名为pinlist.txt,录入图20所示内容。选择AssignmentsImport Assignments,打开图21所示窗口,选择pinlist.txt路径,单击OK导入引脚配置。Pin Planner(或单击按钮),打开图22所示窗口,查看引脚是否分配正确。图20 引脚分配文件pin list.txt图21 导入设置图22 查看引脚分配方法二:按钮),打开图23所示窗口,通过双击Location栏的对应引脚的空白处选择要使用的引脚。图23 引脚分配6 配置未用引脚未用引脚需要一定得约束,倘若没有
7、这些约束,就有可能出现一些莫名其妙的问题。DeviceDevice and Pin OptionsUnused Pins,打开图24所示窗口。一般情况下,按照图25所示配置。图24 配置未用引脚图25 配置未用引脚为三态输入7 仿真功能仿真:选择FilenewVector Waveform File,建立波形文件如图26,点击ok,会出现图27所示的波形文件,左键双击name栏下的空白处会弹出对话框如图28,单击按钮,会弹出如图29所示的窗口,单击按钮,会显示引脚如图30所示,添加所要选用的引脚到列表如图31所示, 单击ok,显示新建的波形文件如图32所示,可以通过EditEnd time和G
8、ird Size对仿真时间及网格周期进行设置,对输入引脚x进行编辑如图33所示,保存为默认名light.vwf,对仿真模式进行设置通过 AssignmentsSettingsSimulator SettingsSimulator modeFunctional,以及Simulator input添加仿真波形文件light.vwf进行设置如图34所示,点击ok设置完成,在仿真之前还要通过ProcessingGenerate Functional Simulation Netlist生成网表文件如图35所示,建立仿真网表成功会弹出如图36所示对话框,开始仿真左键单击按钮,仿真结束会出现如图37所示提
9、示,功能仿真结果如图38所示。图26新建波形文件图27波形文件图28图29 图30显示引脚图31引脚添加到列表图32 新建的波形文件图33 编辑输入引脚图34 仿真设置图35 生成网表文件图36 图37图38 功能仿真结果7 程序下载选择ToolsProgrmmer或单击按钮,打开图39所示窗口。选择Mode为JTAG。缺省情况下,USB-Blaster没有被选中,单击Hardware Setup按钮,在弹出的窗口选择USB-Blaster,如图40所示,单击Close退出。图39 编程器窗口图40 硬件设置窗口如图39所示,light.sof已被列入窗口,如果没有列入的话,单击Add File,选择light.sof文件加入,这是一个由编译器的汇编模块生成的二进制文件,它包含配置FPGA器件的数据,.sof文件后缀,表示SRAM目标文件(SRAM Object File),同时可以注意到,选中的器件为EPM3064AT100,勾上Program/Configure,单击Start开始下载,如图41所示,下载完毕后,就可以测试实现的电路了。图41 下载SRAM目标文件
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