UART串口通信实验报告材料Word文档下载推荐.docx

1、空闲位：处于逻辑“1”状态，表示当前线路上没有资料传送。波特率：是衡量资料传送速率的指标。表示每秒钟传送的符号数（symbol）。一个符号代表的信息量（比特数）与符号的阶数有关。例如资料传送速率为120字符/秒，传输使用256阶符号，每个符号代表8bit，则波特率就是120baud，比特率是120*8=960bit/s。这两者的概念很容易搞错。三、 实现程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity uart is por

2、t（clk : in std_logic; -系统时钟 rst_n: -复位信号 rs232_rx: -RS232接收数据信号; rs232_tx: out std_logic -RS232发送数据信号;）;end uart;architecture behav of uart iscomponent uart_rx port（clk : rst_n: rs232_rx: -RS232接收数据信号 clk_bps: -此时clk_bps的高电平为接收数据的采样点 bps_start:out std_logic; -接收到数据后，波特率时钟启动置位 rx_data: out std_logic_

3、vector（7 downto 0）; -接收数据寄存器，保存直至下一个数据来到 rx_int: out std_logic -接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送）; end component; component speed_select port（clk : rst_n: clk_bps: out std_logic; -此时clk_bps的高电平为接收或者发送数据位的中间采样点 bps_start:in std_logic -接收数据后，波特率时钟启动信号置位）; component uart_tx port（clk : rst_n: rs232_tx: clk

4、_bps: bps_start: rx_data: in std_logic_vector（7 downto 0）; rx_int: in std_logic -接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8位数据位、1位停止位）还没有接收完全时，发送模块就已经将不正确的数据传输出去）; signal bps_start_1:std_logic; signal bps_start_2: signal clk_bps_1: signal clk_bps_2: signal rx_data:std

5、_logic_vector（7 downto 0）; signal rx_int: begin RX_TOP: uart_rx port map（clk=clk, rst_n=rst_n, rs232_rx=rs232_rx, clk_bps=clk_bps_1, bps_start=bps_start_1, rx_data=rx_data, rx_int=rx_int ）; SPEED_TOP_RX: speed_select port map（clk= rst_n= clk_bps= bps_start=bps_start_1 ）; TX_TOP:uart_tx port map（clk=

6、clk, -系统时钟 rst_n=rst_n, -复位信号 rs232_tx=rs232_tx, -RS232发送数据信号 clk_bps=clk_bps_2, -此时clk_bps的高电平为发送数据的采样点 bps_start=bps_start_2, -接收到数据后，波特率时钟启动置位 rx_data=rx_data, -接收数据寄存器，保存直至下一个数据来到 rx_int=rx_int -接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8位数据位、1位停止位）还没有接收完全时，发送模块就已经

7、将不正确的数据传输出去）; SPEED_TOP_TX:clk_bps_2,bps_start_2end behav;-3个子模块-异步接收模块- entity uart_rx is clk_bps: bps_start: -接收到数据后，波特率时钟启动置位 rx_data: rx_int: out std_logic -接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8位数据位、1位停止位）还没有接收完全时，发送模块就已经将不正确的数据传输出去）;end uart_rx;architecture

8、behav of uart_rx is signal rs232_rx0: std_logic; signal rs232_rx1: signal rs232_rx2: signal rs232_rx3: signal neg_rs232_rx: signal bps_start_r: signal num:integer; signal rx_data_r: -串口接收数据寄存器，保存直至下一个数据到来begin process（clk,rst_n） if （rst_n=0）then rs232_rx0=; rs232_rx1 rs232_rx2 rs232_rx3 else if （ris

9、ing_edge（clk） then rs232_rx0=rs232_rx; rs232_rx1=rs232_rx0; rs232_rx2=rs232_rx1; rs232_rx3=rs232_rx2; end if; end if; neg_rs232_rx =rs232_rx3 and rs232_rx2 and not（rs232_rx1）and not（rs232_rx0）; end process; bps_start_r rx_int else if（neg_rs232_rx=1） then -接收到串口数据线rs232_rx的下降沿标志信号 bps_start_r -启动串口准备

10、数据接收 rx_int -接收数据中断信号使能 else if（num= 15） and （clk_bps=） then -接收完有用数据信息 bps_start_r -数据接收完毕，释放波特率启动信号 rx_int -接收数据中断信号关闭 end if; end if; bps_start=bps_start_r; rx_data_r=00000000 rx_data num=0; if（clk_bps= numrx_data_r（0）rx_data_r（1）rx_data_r（2）rx_data_r（3）rx_data_r（4）rx_data_r（5）rx_data_r（6）rx_data

11、_r（7）rx_datanumnull; end case; if（num=15） then num end if; end behav; -波特率控制模块- entity speed_select isin std_logic -接收数据后，波特率时钟启动信号置位或者开始发送数据时，波特率时钟启动信号置位）;end speed_select;architecture behav of speed_select issignal cnt:std_logic_vector（12 downto 0）;signal clk_bps_r:constant BPS_PARA:integer:=5207;

12、constant BPS_PARA_2:=2603; cnt0000000000000 if（cnt=BPS_PARA）or（bps_start=） then cnt -波特率计数器清零 else cnt=cnt+ -波特率时钟计数启动 clk_bps_r if（cnt=BPS_PARA_2） then clk_bps_r -clk_bps_r高电平为接收数据位的中间采样点，同时也作为发送数据的数据改变点 clk_bps_r clk_bps=clk_bps_r;-异步发送模块 - entity uart_tx isend uart_tx;architecture behav of uart_tx is signal rx_int0: signal rx_int1: signal rx_int2: signal neg_rx_int: signal tx_data: rx_int0 rx_int1 rx_int2 rx_int0=rx_int; rx_int1=rx_int0; rx_int2=rx_int1; neg_rx_int =not（rx_int1）and （rx_int2）; tx_data if（neg_rx_int= tx_data=rx_data; rs232_txrs232_tx=tx_data（7）;-发送第8bit