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1、20.CPLD的组成结构：逻辑阵列块（由逻辑宏单元构成）、扩展乘积项（共享和并联）、可编程连线阵列、I/O控制块 21。FPGA的组成结构：逻辑阵列块LAB（由多个逻辑宏单元构成）、嵌入式存储器块、嵌入式硬件乘法器、I/O单元和PLL等模块 。22.某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always（in1，in2,in3 ）;若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always （ posedge clk ）.23。在模块中对任务进行了定义，调用此任务

2、,写出任务的调用 mytast（f,g,m,n，p） 。task mytast； 要求:变量的传递关系如下output x,y； m-a，n-b，pc，x-f，y-ginput a,b，c;.endtask24.if（a） out1=int1； 当a= 1 执行out1=int1else out1=int2; 当a= 0 执行out1=int225。4 b10012= 4b0010 。26。下面程序中语句5、6、7、11是 并行 执行，语句9、10是 顺序 执行 1 module M（）； 2 input 。 ； 3 output ； 4 reg a，b； 5 always（。） 6 assi

3、gn f=c&d; 7 always（。.） 8 begin 9 a=。; 10 b=.； end 11 mux mux1（out，in0,in1）； endmodule27.用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。28.可编程器件分为CPLD和FPGA。29.随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于VerilogHDL设计当中.30。目前国际上较大的PLD器件制造公司有ALtera和Xilinx公司。31.完整的条件语句将产生组合电路,不完整的条件语句将产生时序电路。32.阻塞性赋值符号为 = ，非阻塞性赋值符号为 = 33有限状态机分为Mo

4、ore和Mealy两种类型。34、EDA缩写的含义为电子设计自动化（Electronic Design Automation）35状态机常用状态编码有二进制、格雷码和独热码.36Verilog HDL中任务可以调用其他任务和函数。37系统函数和任务函数的首字符标志为 $ ，预编译指令首字符标志为 。38可编程逻辑器件的优化过程主要是对速度和资源的处理过程。39、大型数字逻辑电路设计采用的IP核有软IP、固IP和硬IP。二.简答题1.简述自顶向下的设计方法 答：从自然语言说明到HDL的系统行为描述；从HDL的系统行为描述到RTL描述;从RTL描述到逻辑门级描述；从门级描述到最终可以物理布线实现的

5、底层电路；（以上可以理解成是逐步综合的过程。）后期设计还包括涉及硬件实现和测试. 简述EDA的设计流程 答:图形输入:a。原理图b.硬件描述语言c.状态图d。波形图；HDL文本输入；综合;适配；功能仿真与时序仿真；编程下载；硬件测试 3.简述过程语句的执行过程 答：由always引导的过程语句结构是Verilog中最常用和最重要的语句结构.任何顺序语句都必须放在过程语句结构中。通常要求将过程语句中所有的输入信号都放在敏感信号表中。（a。用文字or连接所有敏感信号。b。用逗号区分或连接所有敏感信号。c。省略形式，只写成（*）,或直接写成 always ,显然试图通过选择性地列入敏感信号来改变逻辑

6、设计是无效的。）过程语句的执行依赖于敏感信号的变化（发生事件）。当某一敏感信号发生变化，过程语句被启动,内部的所有顺序语句被执行一遍，然后返回过程起始端，再次进入等待状态，直到下一次某一敏感信号发生变化再次进入“启动运行”状态。过程语句结构是一个不断重复运行的模块。一个模块中可以包含任意个过程语句，过程语句本身属于并行语句，而由过程引导的各类语句属于顺序语句。4.简述什么是元件例化 元件例化就是引入一种连接关系，将预先设计好的元件，与当前设计模块中的指定端口相连接,从而构成层次化的设计方式。元件例化可以是多层次的，一个调用了较低层次元件的设计模块,也可以被更高层次的设计模块调用,成为高层次设计

7、模块中的一个元件.被例化的元件可以以不同的形式出现,可以是Verilog设计文件，可以是FPGA元件库中的元件，或者是以别的硬件描述语言设计的元件,还可以是IP核. 5. 简要说明仿真时阻塞赋值与非阻塞赋值的区别 非阻塞（nonblocking）赋值方式 （ b= a）：b的值被赋成新值a的操作， 并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路.阻塞（blocking）赋值方式 （ b = a）：b的值立刻被赋成新值a；完成该赋值语句后才能执行下一句的操作;硬件没有对应的电路,因而综合结果未知. 阻塞赋值是在该语句结束是立即完成赋值操作;非阻塞赋

8、值是在整个过程块结束是才完成赋值操作。 6。简述if语句的几种主要结构 if（条件表达式） begin 语句块；end if（条件表达式） begin 语句块1; else begin 语句块2；if（条件表达式1） begin 语句块1；else if（条件表达式2） begin 语句块2；end else if（条件表达式n） begin 语句块n； else begin 语句块n+1；7.简述Moore型和Mealy型状态机的区别 Mealy型状态机的输出是当前状态和所有输入信号的函数，它的输出是在输入变化后立即发生的，不依赖时钟的同步.Moore型状态机的输出则仅为当前状态的函数,这类

9、状态机在输入发生变化时还必须等待时钟的到来,时钟状态发生变化时才导致输出的变化，所以比Mealy机要多等待一个时钟周期。8。always语句和initial语句的关键区别是什么？能否相互嵌套？（5分）always语句是循环语句,initial只执行一次.它们不能嵌套。9.画出下面程序段中r（reg型）的仿真波形 （6分） fork 20 r=1 b0; 10 r=1 b1; #15 r=1 b1; #25 r=1 b1; #5 r=1 b0;join10。画出下面程序综合出来的电路图。（7分） always（posedge clk） begin q0=q2; q1= q0; q2= q1； E

10、nd11.HA模块程序如下，写出引用HA模块描述FA模块的Verilog程序。 module HA（A,B,S,C）; input A,B； output S，C； assign C,S=A+B；module FA（A，B,Ci,Co，S）；input A，B,Ci；output Co,S；wire Sl，C1，C2;HA a（A,B,Sl，C1）;HA b（Sl，Ci,C2，S）;assign Co=C1|C2；endmodule12、写出下面程序中变量x，y，cnt,m，q的类型（5分）x为wire型y为reg或wire型cnt为reg型m为reg或wire型q为reg型Assgin x=

11、y; always（posegde clk） cnt=m+1； q=q；13.initial和always预计的关键区别是什么？intial只能用在仿真中，只在0时刻开始执行一次 always可以用在仿真中也可以用在综合中,只要触发条件满足,就会重复执行其中的语句 14.定义如下的变量和常量:（1）定义一个名为count的整数； （integer count） （2）定义一个名为ABUS的8位wire总线；（wire 7:0 ABUS） （3）定义一个名为address的16位reg型变量，并将该变量的值赋为十进制数128；（reg 15:0 address address = 16d128）

12、 （4）定义参数Delay_time, 参数值为8;（parameter Delay_time = 8） （5）定义一个名为DELAY的时间变量;（没讲过） （6）定义一个32位的寄存器MYREG；（reg 31:0 MYREG；） （7）定义一个容量为128，字长为32位的存储器MYMEM；（reg 31：0 MYMEM 127:0） 15.下列标识符哪些是合法的，哪些是错误的？Cout（y）, 8sum（n）， a*b（y）， _data（y）, wait（y）, initial（n）, latch（n） 16.下列数字的表示是否正确？6d18（y）, Bx0（y）, 5b0x110（y）

13、, da30（n）, 10d2（y）, hzF（y） 17。简述有限状态机FSM分为哪两类?有何区别?有限状态机的状态编码风格主要有哪三种？根据内部结构不同可分为摩尔型状态机和米里型状态机两种。摩尔型状态机的输出只由当前状态决定,而次态由输入和现态共同决定;米里型状态机的输出由输入和现态共同决定，而次态也由输入和现态决定.状态编码主要有三种:连续二进制编码、格雷码和独热码。18.简述基于数字系统设计流程包括哪些步骤？包括五个步骤:、设计输入:将设计的结构和功能通过原理图或硬件描述语言进行设计或编程，进行语法或逻辑检查,通过表示输入完成,否则反复检查直到无任何错误。 、逻辑综合：将较高层的设计描

14、述自动转化为较低层次描述的过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成电路逻辑网表的过程. 、布局布线：将综合生成的电路网表映射到具体的目标器件中,并产生最终可下载文件的过程. 、仿真：就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证设计并排除错误的过程，包括功能仿真和时序仿真。 、编程配置：将适配后生成的编程文件装入到PLD器件的过程,根据不同器件实现编程或配置.19。简述Verilog HDL编程语言中函数与任务运用有什么特点?20。简述FPGA与CPLD两种器件应用特点.CPLD与FPGA都是通用可编程逻辑器件，均可在EDA仿真平台上进行数字逻辑电路设计，它们不同体现在

15、以下几方面：FPGA集成度和复杂度高于CPLD，所以FPGA可实现复杂逻辑电路设计，而CPLD适合简单和低成本的逻辑电路设计.、FPGA内主要由LUT和寄存器组成,倾向实现复杂时序逻辑电路设计，而CPLD内主要由乘积项逻辑组成，倾向实现组合逻辑电路设计。、FPGA工艺多为SRAM、flash等工艺，掉电后内信息消失，所以该类型需外配存储器,而CPLD工艺多为EEPROM等工艺，掉电后信息不消失，所以不用外配存储器。、FPGA相对CPLD成本高，但都可以在内都镶嵌硬核和软核,实现片上系统功能。三.选择题1、已知 “a=1b1;b=3b001;那么a,b（C（A）4b0011（B）3b001（C）

16、4b1001（D）3b1012、在verilog中，下列语句哪个不是分支语句？（D）if-elsecasecasezrepeat4、在verilog语言中，a=4b1011，那么&a=（D4b10114b11111b105、在verilog语言中整型数据与（）位寄存器数据在实际意义上是相同的。 （A）81632646、大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中，正确的是_C_.AFPGA全称为复杂可编程逻辑器件;BFPGA是基于乘积项结构的可编程逻辑器件；C基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D在Altera公司生产的器件中，MAX

17、7000系列属FPGA结构.7。子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_B_。流水线设计资源共享逻辑优化串行化寄存器配平关键路径法ABCD8、下列标识符中，_A_是不合法的标识符。A9moonBState0CNot_Ack_0Dsignall9、下列语句中,不属于并行语句的是:_D_A. 过程语句Bassign语句C元件例化语句Dcase语句6、10、P，Q,R都是4bit的输入矢量，下面哪一种表达形式是正确的 5）1）input P3:0，Q，R;2）input P,Q,R3:0;3）input P3：0，Q3

18、:0，R3:0；4）input 3:0 P,3:0Q，0：3R;5）input 3：0 P，Q,R；1、下列标示符哪些是合法的（B）A、$timeB、_dateC、8sumD、mux2、如果线网类型变量说明后未赋值，起缺省值是（DA、xB、1C、0D、z3、现网中的值被解释为无符号数。在连续赋值语句中，assignaddr3：0=-3；addr被赋予的值是（A）A、4b1101B、4b0011C、4bxx11D、4bzz114、reg7:0mema255：0正确的赋值是（A）A、mema5=3d0,B、8d0;C、1b1；D、mema53:0=4d15、在code模块中参数定义如下,请问top

19、模块中d1模块delay1、delay2的值是（D）modulecode（x，y）；top;parameedelay1=1,delay2=1；。code（1，5）d1（x1,y1）；endmoduleA、（1,1）B、（5，5）C、（5，1）D、（1,5）6、“a=4b11001，b=4bx110”选出正确的运算结果（BA、ab=0B、a&b=1C、b&a=xD、b&a=x7、时间尺度定义为timescale10ns/100ps，选择正确答案（C）A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、若a=9,执行display（“currentvalue=%0

20、b，a=%0d,a，a）正确显示为（BA、currentvalue=1001,a=09B、currentvale=1001，a=9C、1001，9D、currentvale=00001001,a=99、awaysbegin5clk=0；#10clk=clk；end产生的波形（A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名definesuma+b+c下面宏名引用正确的是（AA、out=sum+d；B、out=sum+d;C、out=sum+d；D、都正确11。下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？开关级（B）

21、门电路级体系结构级寄存器传输级12.在verilog中，下列语句哪个不是分支语句？13下列哪些Verilog的基本门级元件是多输出（D）nandnorandnot14Verilog连线类型的驱动强度说明被省略时,则默认的输出驱动强度为（Bsupplystrongpullweak元件实例语句“notif1（1：3:4，2:4，1:2：4）U1（out，in，ctrl）;”中截至延迟的典型值为（23416已知“ab=3b001;”那么a，b（00111001根据调用子模块的不同抽象级别，模块的结构描述可以分为（ABC模块级（B）门级寄存器级18在verilog语言中，a=4b1011，那么a=（4

22、b10111b019在verilog语言中整型数据与（64四.编程题1、设计一奇偶校验位生成电路，输入八位总线信号bus，输出及校验位odd，偶校验位even.（6分）2、设计一个带复位端且对输入时钟clk进行二分频模块，并画出仿真波形.（9分）设计要求：复位信号为同步、高电平有效,时钟的下降沿触发3、设计一带异步复位端、异步置数段（低电平有效）的四位加法计数器，时钟clk上升沿有效），复位信号clr,置数信号load、输入数据data、输出qout.并画出仿真波形。（20分）答案1。 module parity（even,odd,bus）;output even，odd;input7：0 bus； /奇同偶异assign even=bus；/偶校验用异或assign odd=bus;/奇校验用同或2. module m2（out,clk，reset）；input reset,clk;output out；reg out;always （negedge clk）begin if（reset）out=0；else out=out;end3. module adder_4（qout，clr