DDR4设计概述以及分析仿真案例Word下载.docx

1、或不同的列地址。 这提高了内存访问速度， 降低了内存时延， 因为在访问同一个内存页面中的内存单元时，其不必把行地址重新发送给 DRAM结.果，行地址是计算机的高阶地址位， 列地址是低阶地址位。 由于行地址和列地址在不同的时间发送，因此行地址和列地址复用到相同的 DRAM针脚上，以降低封装针脚数量、成本和尺寸。一般来说，行地址尺寸要大于列地址，因为使用的功率与列数有关。早期的 RAM拥有控制信号，如 RAS# （行地址选择低有效）和 CAS# （列地址选择低有效），选择执行的行和列寻址操作。其它 DRAM控制信号包括用来选择写入或读取操作的 WE#（写启动低有效）、用来选择 DRAM的 CS#（

2、芯片选择低有效）及 OE#（输出启动低有效） 。早期的 DRAM拥有异步控制信号， 并有各种定时规范，涵盖了其顺序和时间关系，来确定 DRAM工作模式。早期的 DRAM读取周期有四个步骤。 第一步，RAS# 与地址总线上的行地址变低。第二步， CAS# 与地址总线上的列地址变低。第三步， OE#变低，读取数据出现在 DQ 数据针脚上。在 DQ 针脚上提供数据时，从第一步第三步的时间称为时延。最后一步是 RAS#, CAS# 和 OE# 变高（不活动），等待内部预充电操作在破坏性读取后完成行数据的恢复工作。 从第一步开始到最后一步结束的时间是内存周期时间。上述信号的信号定时与边沿顺序有关，是异步

3、的。这些早期 DRAM没有同步时钟操作。DRAM内存单元必需刷新，避免丢失数据内容。这要求丢失电荷前刷新电容器。刷新内存由内存控制器负责，刷新时间指标因不同 DRAM内存而不同。内存控制器对行地址进行仅 RAS# 循环，进行刷新。在仅 RAS# 循环结束时，进行预充电操作，恢复仅 RAS# 循环中寻址的行数据。一般来说，内存控制器有一个行计数器，其顺序生成仅 RAS# 刷新周期所需的所有行地址。刷新策略有两个（参见图 2）。第一个策略内存控制器在刷新周期突发中顺序刷新所有行， 然后把内存控制返回处理器， 以进行正常操作。 在到达最大刷新时间前，会发生下一个刷新操作突发。 第二个刷新策略是内存控

4、制器使用正常处理器内存操作隔行扫描刷新周期。这种刷新方法在最大刷新时间内展开刷新周期。图 2. DRAM 刷新实现方案包括分布式刷新和突发刷新。早期的 DRAM演进及实现了 DRAMIC 上的刷新计数器， 处理顺序生成的行地址。在 DRAM IC 内部，刷新计数器是复用器输入，控制着内存阵列行地址。另一个复用器输入来自外部地址输入针脚的行地址。 这个内部刷新计数器不需要内存控制器中的外部刷新计数器电路。部分 DRAM在 RAS# 周期前支持一个 CAS#, 以使用内部生成的行地址发起刷新周期。SDRAM在接口到同步处理器时， DRAM的异步操作带来了许多设计挑战。SDRAM（同步 DRAM）是

5、为把 DRAM操作同步到计算机系统其余部分，而不需要根据 CE# （芯片启动活动低）、 RAS#、CAS#和 WE#边沿转换顺序定义所有内存操作模式而设计的。SDRAM增加了时钟信号和内存命令的概念。 内存命令的类型取决于 SDRAM时钟上升沿上的 CE#, RAS#,CAS#和 WE#信号状态。 产品资料根据 CE#, RAS#,CAS# 和 WE#信号状态，以表格形式描述内存命令。例如， Activate （激活）命令向 SDRAM发送一个行地址，打开内存的一个行（页面） 。然后是一个 Deselect （反选）命令序列，在对列地址发送 Read 或 Write 命令前满足定时要求。一旦使

6、用 Activate 命令打开内存的行（页面），那么可以在内存的该行 （页面）上运行多个 Read和 Write 命令。要求 Precharge （预充电）命令，关闭该行，然后才能打开另一行。表 1. DDR SDRAM数据速率和时钟速度。DDR SDRAM通过提高时钟速率、 突发数据及每个时钟周期传送两个数据位 （参见表 1）， DDR （双倍数据速率） SDRAM提高了内存数据速率性能。 DDR SDRAM在一条读取命令或一条写入命令中突发多个内存位置。读取内存操作必需发送一条Activate 命令，后面跟着一条 Read 命令。内存在时延后以每个时钟周期两个内存位置的数据速率应答由两个、

7、 四个或八个内存位置组成的突发。 因此，从两个连续的时钟周期中读取四个内存位置， 或把四个内存位置写入两个连续的时钟周期中。DDRSDRAM有多个内存条，提供多个隔行扫描的内存访问，从而提高内存带宽。内存条是一个内存阵列， 两个内存条是两个内存阵列， 四个内存条是四个内存阵列，依此类推（参见图 3）。四个内存条要求两个位用于内存条地址 （ BA0 和BA1）。图 3. DDR SDRAM中多个内存条提高了访问灵活性，改善了性能例如，有四个内存条的 DDR SDRAM的工作方式如下。首先， Activate 命令在第一个内存条中打开一行。 第二个 Activate 命令在第二个内存条中打开一行。

8、现在，可以把 Read 或 Write 命令的任意组合发送到打开行的第一个内存条或第二个内存条。在内存条上的 Read 和 Write 操作结束时，Precharge 命令关闭行，内存条对 Activate 命令准备就绪，可以打开一个新行。注意， DDR SDRAM要求的功率与打开行的内存条数量有关。打开的行越多，要求的功率越高，行尺寸越大，要求的功率越高。因此，对低功率应用，一次在每个内存条中只应打开一行，而不是一次打开行的多个内存条。在内存条地址位连接到内存系统中的低阶地址位时， 支持隔行扫描连续内存条中的连续内存字。 在内存条地址位连接到内存系统中的高阶地址时， 连续内存字位于同一个内存

9、条中。DDR2 SDRAMDDR2 SDRAM较 DDR SDRAM有多处改进。 DDR2SDRAM时钟速率更高，从而提高了内存数据速率（参见表 2）。随着时钟速率提高，信号完整性对可靠运行内存变得越来越重要。 随着时钟速率提高， 电路板上的信号轨迹变成传输线， 在信号线末端进行合理的布局和端接变得更加重要。地址、时钟和命令信号的端接相对简明， 因为这些信号是单向的， 并端接在电路板上。数据信号和数据选通是双向的。 内存控制器中心在写入操作中驱动这些信号， DDR2SDRAM在读取操作中驱动这些信号。多个 DDR2SDRAM连接到同一个数据信号和数据选通上，进一步提高了复杂度。多个 DDR2S

10、DRAM可以位于内存系统相同的 DIMM上，也可以位于内存系统不同的 DIMM上。结果，数据和数据选通驱动器和接收机不断变化，具体取决于读取 / 写入操作及访问的是哪个 DDR2 SDRAM。表 2. DDR2 SDRAM数据速率和时钟速度。通过提供 ODT （芯片内端接），并提供 ODT 信号，实现片内端接，并能够使用 DDR2SDRAM扩展模式寄存器对片内端接值编程 （ 75 欧姆、150 欧姆等等），DDR2SDRAM改善了信号完整性。片内端接大小和操作由内存控制器中心控制，与 DDR2SDRAMDIMM 的位置及内存操作类型（读取或写入）有关。通过为数据有效窗口创建更大的眼图，提高电压

11、余量、提高转换速率、降低过冲、降低 ISI （码间干扰）， ODT操作改善了信号完整性。DDR2SDRAM在 上操作，降低了内存系统的功率，这一功率是 DDRSDRAM的功率的 72%.在某些实现方案中，行中的列数已经下降，在激活行进行读取或写入时降低了功率。降低工作电压的另一个优势是降低了逻辑电压摆幅。 在转换速率相同时， 电压摆幅下降会提高逻辑转换速度， 支持更快的时钟速率。 此外，数据选通可以编程为差分信号。 使用差分数据选通信号降低了噪声、 串扰、动态功耗和 EMI （电磁干扰），提高了噪声余量。差分或单端数据选通操作配置有 DDR2SDRAM扩展模式寄存器。DDR2 SDRAM引入的

12、一种新功能是附加时延，它使得内存控制器中心能够在 Activate 命令后，更快地灵活发送 Read 和 Write 命令。这优化了内存吞吐量，通过使用 DDR2 SDRAM扩展模式寄存器对附加时延编程来配置。 DDR2 SDRAM使用八个内存条，改善了 1Gb和 2GbDDR2 SDRAM的数据带宽。通过隔行扫描不同的内存条操作，八个内存条提高了访问大型内存 DDR2 SDRAM的灵活性。此外，对大型内存， DDR2 SDRAM支持最多八个内存条的突发长度。DDR3 SDRAMDDR3SDRAM是一种性能演进版本， 增强了 SDRAM技术，它从 800 Mb/s 开始，这是大多数 DDR2

13、SDRAM支持的最高数据速率。 DDR3 SDRAM支持六档数据速率和时钟速度（参见表 3）。DDR3-1066 SDRAM的能耗低于 DDR2-800 SDRAM,因为 DDR3 SDRAM的工作电压是 V, 是 DDR2SDRAM的 83%,DDR2SDRAM的工作电压是 伏。此外， DDR3SDRAM数据 DQ驱动器的阻抗是 34 欧姆， DDR2 SDRAM的阻抗较低，是 18 欧姆。表 3. DDR3 SDRAM数据速率和时钟速度。DDR3SDRAM将从 512 Mb 内存开始，将来将发展到 8 Gb 内存。与 DDR2SDRAM 一样， DDR3 SDRAM数据输出配置包括 x4、

14、x8 和 SDRAM有 8 个内存条， DDR2 SDRAM则有 4 个或 8 个内存条，具体视内存大小而定。DDR2和 DDR3SDRAM都有 4 个模式寄存器。DDR2定义了前两个模式寄存器，另两个模式寄存器则预留给将来使用。 DDR3使用全部 4 个模式寄存器。一个重要差异是 DDR2模式寄存器规定了读出操作的 CAS 时延，写入时延则是 1 减去模式寄存器读出时延设置。 DDR3模式寄存器对 CAS 读出时延和写入时延的设置是唯一的。DDR3 SDRAM使用 8n 预取架构，在 4 个时钟周期中传送 8 个数据字。 DDR2 SDRAM使用 4n 预取架构，在 2 个时钟周期中传送 4

15、 个数据字。DDR3 SDRAM模式寄存器可以编程为支持飞行突变，这会把传送 8 个数据字缩短到传送 4 个数据字，这在读出或写入命令期间把地址行 12 设为低来实现。飞行突变在概念上与 DDR2和 DDR3 SDRAM中地址行 10 的读出和写入自动预充电功能类似。值得一提的另一个 DDR3 SDRAM属性是差分的数据选通信号 DQS,DDR2 SDRAM 数据通信号则可以由模式寄存器编程为单端或差分。 DDR3 SDRAM还有一个新引脚，这个引脚为活动低异步 RESET#引脚，通过把 SDRAM置于已知状态， 而不管当前状态如何，改善系统稳定性。 DDR3 SDRAM使用的 FBGA封装类

16、型与 DDR2 SDRAM相同。DDR3 DIMM为 DIMM上的命令、时钟和地址提供了端接。采用 DDR2 DIMM的内存系统端接主板上的命令、时钟和地址。 DIMM上的 DDR3 DIMM端接支持飞行拓扑，SDRAM上的每个命令、 时钟和地址引脚都连接到一条轨迹上， 然后这条轨迹终结在 DIMM的轨迹端。这改善了信号完整性，其运行速度要快于 DDR2 DIMM 树型结构。飞行拓扑为内存控制器引入了新的 DDR3 SDRAM写入电平功能，考虑了写入过程中时钟 CK和数据选通信号 DQS之间的定时偏移。 DDR3DIMM 的主要不同于DDR2 DIMM,防止把错误的 DIMM 插入主板中。DD

17、R4 SDRAMDDR4 SDRAM（Double Data Rate Fourth SDRAM ）： DDR4提供比 DDR3/ DDR2更低的供电电压以及更高的带宽， DDR4的传输速率目前可达 21333200MT/s。DDR4新增了 4 个 Bank Group 数据组的设计，各个 Bank Group 具备独立启动操作读、写等动作特性， Bank Group 数据组可套用多任务的观念来想象，亦可解释为 DDR4在同一频率工作周期内，至多可以处理 4 笔数据，效率明显好过于DDR3。 另外 DDR4增加了 DBI（Data Bus Inversion ）、CRC（Cyclic Redu

18、ndancy Check）、 CA parity 等功能，让 DDR4内存在更快速与更省电的同时亦能够增强信号的完整性、改善数据传输及储存的可靠性。DDR5 SDRAM作为 DDR4内存的继任者， DDR5内存在性能上自然要高出 DDR4一大截。从美光公布的文件来看， DDR5内存将从 8GB容量起步，最高可达单条 32GB，I/O带宽能达到，同时电压，内存带宽将为 DDR4内存的两倍。此外，美光还在芯片论坛上表示 DDR5内存将从 3200Mhz起步，主流内存频率可达 6400Mhz。同时，美光还表示他们将在 2018 年成功流片 DDR5内存样品，并将在 2019 年实现正式量产。据业内人

19、士估计，DDR5内存的普及应该会在 2020年来临，所以想要跳过 DDR4 内存的朋友还要等待一段时间。GDDR和 LPDDR其它 DDR变种，如 GDDR（图形 DDR）和 LPDDR（低功率 DDR），在业内的地位也在不断提高。GDDR是一种图形卡专用存储技术，目前规定的变种有四个： GDDR2、GDDR3、GDDR4和的技术与传统 DDR SDRAM非常类似，但功率要求不同。其降低了功率要求，以简化冷却，提供更高性能的存储器模块。 GDDR也是为更好地处理处理图形要求设计的。简短总结：SDRAM：为同步动态随机存取内存， SDRAM是为了与 CPU的计时同步化所设计，这使得内存控制器能够

20、掌握准备所要求的数据所需的准确时钟周期，因此CPU从此不需要延后下一次的数据存取。举例而言， PC66SDRAM以 66 MT/s 的传输速率运作； PC100SDRAM以 100 MT/s 的传输速率运作； PC133SDRAM以 133 MT/s 的传输速率运作，以此类推。DDR SDRAM（Double Data Rate SDRAM）：为双通道同步动态随机存取内存，是新一代的 SDRAM技术。别于 SDR（Single Data Rate）单一周期内只能读写 1 次，DDR的双倍数据传输率指的就是单一周期内可读取或写入 2 次。在核心频率不变的情况下，传输效率为 SDR SDRAM的

21、2 倍。第一代 DDR内存 Prefetch 为 2bit ，是 SDR的 2 倍，运作时 I/O 会预取 2bit 的资料。举例而言，此时 DDR内存的传输速率约为 266400 MT/s 不等，像是 DDR266、DDR400 都是这个时期的产品。DDR2 SDRAM（Double Data Rate Two SDRAM）：为双通道两次同步动态随机存取内存。 DDR2内存 Prefetch 又再度提升至 4 bit （ DDR的两倍）， DDR2的 I/O 频率是 DDR的 2 倍，也就是 266、333、400MHz。举例：核心频率同样有 133 200MHz 的颗粒， I/O 频率提升

22、的影响下，此时的 DDR2传输速率约为 533800 MT/s 不等，也就是常见的 DDR2 533、 DDR2 800等内存规格。DDR3 SDRAM（Double Data Rate Three SDRAM）：为双通道三次同步动态随机存取内存。 DDR3内存 Prefetch 提升至 8 bit ，即每次会存取 8 bits 为一组的数据。 DDR3传输速率介于 800 1600 MT/s 之间。此外， DDR3的规格要求将电压控制在，较 DDR2的更为省电。 DDR3也新增 ASR（ Automatic Self-Refresh ）、SRT（ Self-Refresh Temperatu

23、re ）等两种功能，让内存在休眠时也能够随着温度变化去控制对内存颗粒的充电频率，以确保系统数据的完整性。 DDR4提供比 DDR3/DDR2 更低的供电电压以及更高的带宽， DDR4的传输速率目前可达 21333200 MT/s 。DDR4新增了 4 个 Bank Group 数据组的设计，各个 Bank Group 具备独立启动操作读、写等动作特性， Bank Group 数据组可套用多任务的观念来想象，亦可解释为 DDR4在同一频率工作周期内，至多可以处理 4 笔数据，效率明显好过于DDR3。DDR4关键技术和方法分析与 DDR3不同之处相对于 DDR3,DDR4首先在外表上就有一些变化，

24、 比如 DDR4将内存下部设计为中间稍微突出， 边缘变矮的形状， 在中央的高点和两端的低点以平滑曲线过渡， 这样的设计可以保证金手指和内存插槽有足够的接触面从而确保内存稳定，另外，DDR4内存的金手指设计也有明显变化， 金手指中间的防呆缺口也比 DDR3更加靠近中央。当然， DDR4最重要的使命还是提高频率和带宽，总体来说， DDR4具有更高的性能，更好的稳定性和更低的功耗，那么从 SI 的角度出发，主要有下面几点 , 下面章节对主要的几个不同点进行说明。表 1 DDR3和 DDR4差异DDR4与 DDR3内存差异二：外型卡槽差异DDR4模组上的卡槽与 DDR3 模组卡槽的位置不同。两者的卡槽

25、都位于插入侧，但 DDR4 卡槽的位置稍有差异，以便防止将模组安装到不兼容的主板或平台中。请注意 DDR3 与 DDR4 模组之间的细微差别增加厚度为了容纳更多信号层， DDR4模组比 DDR3 稍厚。DDR4金手指变化较大大家注意上图，宇瞻 DDR4内存金手指变的弯曲了，并没有沿着直线设计，这究竟是为什么呢一直一来， 平直的内存金手指插入内存插槽后， 受到的摩擦力较大，因此内存存在难以拔出和难以插入的情况，为了解决这个问题， DDR4将内存下部设计为中间稍突出、 边缘收矮的形状。 在中央的高点和两端的低点以平滑曲线过渡。这样的设计既可以保证 DDR4内存的金手指和内存插槽触点有足够的接触面，

26、信号传输确保信号稳定的同时， 让中间凸起的部分和内存插槽产生足够的摩擦力稳定内存。接口位置同时也发生了改变，金手指中间的“缺口”位置相比 DDR3更为靠近中央。在金手指触点数量方面，普通 DDR4内存有 284 个，而 DDR3则是 240 个，每一个触点的间距从 1mm缩减到。曲线边DDR4模组提供曲线边以方便插入和缓解内存安装期间对 PCB 的压力。仔细看，是一个曲面和 SSTL的比较POD作为 DDR4新的驱动标准，最大的区别在于接收端的终端电压等于 VDDQ，而DDR3所采用的 SSTL接收端的终端电压为 VDDQ/2。这样做可以降低寄生引脚电容和 I/O 终端功耗，并且即使在 VDD

27、电压降低的情况下也能稳定工作。 其等效电路如图 1（DDR4）, 图 2（DDR3）。图 1 POD （Pseudo Open Drain）图 2 SSTL（Stub Series Terminated Logic）可以看出，当 DRAM在低电平的状态时， SSTL和 POD都有电流流动图 3 DDR4图 4 DDR3而当 DRAM为高电平的状态时， SSTL继续有电流流动， 而 POD由于两端电压相等，所以没有电流流动。这也是 DDR4更省电的原因图 5 DDR4图 6 DDR3数据总线倒置 （DBI）如上面描述，根据 POD的特性，当数据为高电平时，没有电流流动，所以降低DDR4功耗的一个

28、方法就是让高电平尽可能多，这就是 DBI 技术的核心。举例来说，如果在一组 8-bit 的信号中， 有至少 5-bit 是低电平的话， 那么对所有的信号进行反转，就有至少 5-bit 信号是高电平了。 DBI 信号变为低表示所有信号已经翻转过 （DBI 信号为高表示原数据没有翻转 ） 。这种情况下，一组 9 根信号（ 8 个 DQ信号和 1 个 DBI 信号）中，至少有五个状态为高，从而有效降低功耗。图 7 DBI Example控制为了提升信号质量 , 从 DDR2开始将 DQ, DM, DQS/DQS#的 Termination 电阻内置到 Controller 和 DRAM中 , 称之为 ODT （On Die Termination） 。Clock 和ADD/CMD/CTRL信号仍需要使用外接的 Termination 电阻。