数字电路EDA设计与应用期末总复习题综述Word文档格式.docx

1、 D0的运算结果是“0101”， D1 & D3 & D4的运算结果是“1010”。11、VHDL程序的基本结构至少应包括 实体 、 结构体 两部分和对 库 的引用声明。12、1_Digital标识符合法吗？ 否 ， 12 + 呢？ 合法 。13、在VHDL的常用对象中， 信号 、 变量 可以被多次赋予不同的值， 常量 只能在定义时赋值。14、实体的端口模式用来说明数据、信号通过该端口的传输方向，端口模式有 in 、 Out 、 inout 、 buffer 。15、VHDL语言中std_logic类型取值 Z 表示高阻，取值 X 表示不确定。16、位类型的初始化采用（字符/字符串） 字符 、

2、位矢量用 字符串 。17、进程必须位于 结构体 内部，变量必须定义于 进程/包/子程序 内部。18、并置运算符 & 的功能是 把多个位或位向量合并为一个位向量 。19、进程执行的机制是敏感信号 发生跳变 。20、判断CLK信号上升沿到达的语句是 if clkevent and clk = 1 then .21、 IF 语句各条件间具有不同的优先级。22、VHDL是否区分大小写？ 不区分 。23、digital_ _8标识符合法吗？12_bit标识符合法吗？signal标识符合法吗？ 24、结构体有三种描述方式，分别是 数据流 、 行为 、和 结构化 。25、请分别列举一个常用的库和程序包 li

3、brary ieee 、 use ieee.std_logic_1164.all 。26、一个信号处于高阻（三态）时的值在VHDL中描述为 Z 。27、/=是 不相等 操作符，功能是 在条件判断是判断操作符两端不相等 。28、设D0为 D0的运算结果是 “0110” ，（D3 or D2）and（D1 and not D0）的运算结果是： 1 。29、赋值语句是（并行/串行） 并行 执行的，if语句是（并行/串行） 串行 执行的。30、8digital标识符合法吗？31、信号的代入通常用 32、 标准逻辑（std_logic） 是一个具有九值逻辑的数据类型。33、定义一个变量a，数据类型为4位

4、位向量 variable a : bit_vector（3 downto 0） 。34、35、设D0为,“1110”是 D3 & D0的运算结果 。36、IF语句根据指定的条件来确定语句执行顺序，共有3种类型： 用于门闩控制的IF语句、用于二选一控制的IF语句、用于多选择控制的IF语句。二、 判断对错并给出判断依据（20分，每小题5分，判断对错2分，给出正确答案3分）1、传统的系统硬件设计方法是采用自上而下（top down）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自下而上（bottom up）的设计方法。 （ ）传统的系统硬件设计方法是采用自下而上（bottom up）的

5、设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自上而下（top down）的设计方法2、VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体 （ ）3、一个VHAL程序中仅能使用一个进程（process）语句。 可以使用多个进程语句。4、VHDL语言的预算操作包括了逻辑运算符、关系运算符、乘法运算符等，它们三者的优先级是相同的。 （ ） 逻辑运算符关系运算符乘法运算5、进程语句中，不管在何时，process语句后面必须列出敏感信号 （ 包含wait语句的进程语句可不列出敏感信号。 6、VHDL语言与计算机 C语言的没有差别。7、在结构体中定义一个全局变量（VARIAB

6、LES），可以在所有进程中使用。 “变量（VARIABLES）”改为“信号”。8、CONSTANT T2：std_logic = 0; ） 改正：把= 换为 := 。9、若某变量被定义为数值型变量，未赋初始值时默认值为0。（ 错 ） 改正：把0的单引号去掉。10、在结构体中定义一个全局变量（VARIABLES），可以在所有进程中使用。“变量（VARIABLES）”改为“信号”。library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;以上库和程序包语句有无错误？ 有 ，有的话请在原程序相应位置改正。（2）

7、entity rom is port（ addr: in std_logic_vector（0 to 3）; ce: in std_logic; data:out std_logic_vector（7 downto 0）; ）end rom;以上port语句有无错误？（4）三、 简答（20分，每小题5分）1、简述VHDL程序的基本结构。库 （1）library ieee;程序包 （2）use ieee std_logic_1164.all;实体 （3）entity 实体名 is结构体 （5） architecture 结构体名 of 实体名 is若答出配置也可加1分配置2、简述信号与变量的区别

8、。信号延时赋值，变量立即赋值 （2）信号的代入使用=，变量的代入使用:=； （4）信号在实际的硬件当中有对应的连线，变量没有 （5）3、进程语句是设计人员描述结构体时使用最为频繁的语句，简述其特点。 它可以与其它进程并发执行，并可存取结构体或实体中所定义的信号；（1） 进程结构中的所有语句都是按顺序执行的； （2） 为了启动进程，在进程结构中必须包含一个显式的敏感信号量表或者包含一个wait语句； （4） 进程之间的通信是通过信号量的传递来实现的。 （5）四、 编程题（共50分）1、请补全以下二选一VHDL程序（本题10分）Entity mux isport（d0,d1,sel:in bit;

9、q:out BIT ）; （2）end mux;architecture connect of MUX is （4） signal tmp1, TMP2 ,tmp3:bit; （6）begin cale:block begin tmp1=d0 and sel; tmp2=d1 and （not sel） tmp3= tmp1 and tmp2;q = tmp3; （8） end block cale; end CONNECT ; （10）2、用IF语句编写一个四选一电路，要求输入d0d3, s为选择端，输出y。（本题10分）entity MUX4 is s: in std_logic_vect

10、or（1 downto 0）; d: in std_logic_vector（3 downto 0）; y: out std_logic ）;end MUX4; （3）architecture behave of MUX4 isprocess（s） if （s=00） then y=d（0）; （4） elsif （s=01） then=d（1）; （5）10=d（2）; （6）11=d（3）; （7） else null; （9） end if;end process;end behave; （10）数字电路EDA设计习题集第一章、EDA技术概述一、填空题1、一般把EDA技术的发展分为CAD

11、、CAE 、EDA（ESDA） 三个阶段。2、EDA设计流程包括设计准备设计输入设计处理器件编程 四个步骤。3、EDA的设计验证包括 功能仿真时序仿真器件测试 三个过程。4、EDA的设计输入包括文本输入波形输入图形输入 。5、当前最流行的并成为IEEE标准的硬件描述语言包括VHDL 和Verilog HDL6、将硬件描述语言转化为硬件电路的重要工具软件称为HDL综合器二、单项选择题1、VHDL语言属于B 描述语言。 A普通硬件 B. 行为 C. 高级 D. 低级2、基于硬件描述语言HDL的数字系统设计目前最常用的设计方法为B A. 自底向上 B. 自顶向下 积木式 D. 顶层3、在EDA工具中

12、，能将硬件描述语言转化为硬件电路的重要工具软件称为 A仿真器 综合器 适配器D.下载器4、在EDA工具中，能完成目标系统器件上布局软件称为C D.下载器第2章、大规模可编程逻辑器件一、填空题1、集成度是集成电路一项重要的指标，可编程逻辑器件按集成密度可分为低密度可编程逻辑器件高密度可编程逻辑器件 两类。2、可编程逻辑器件的编程方式可分为一次性可编程（OTP）可多次编程（MTP）两类。3、基于EPROM、E2PROM和快闪存储器件的可编程器件，在系统断电后编程信息不丢失4、基于SRAM结构的可编程器件，在系统断电后编程信息会丢失5、CPLD器件中至少包括可编程逻辑宏单元可编程I/O单元可编程内部

13、连线 三种结构。6、FPGA的三种可编程电路分别是可编程逻辑块CLB输入与输出模块IOB互连资源7、根据逻辑功能块的大小不同，可将FPGA分为细粒度粗粒度 两类；据FPGA内部连线结构的不同，可将FPGA分为分段互连连续互连据FPGA采用的开关元件不同，可将FPGA分为一次编程可重复编程 两类.8、目前常见的可编程逻辑器件的编程和配置工艺包括基于电可擦存储单元E2PROM或Flash技术 、基于SRAM查找表的编程单元 和基于反熔丝编程单元 三种编程工艺。二、 单项选择题1、在下列可编程逻辑器件中，不属于高密度可编程逻辑器件的是DA. EPLD B. CPLD FPGA PAL2、在下列可编程

14、逻辑器件中，属于易失性器件的是3、在自顶向下的设计过程中，描述器件总功能的模块一般称为A底层设计 B. 顶层设计 完整设计 全面设计4、边界扫描测试技术主要解决 的测试问题 A印制电路板 数字系统 C. 芯片 微处理器三、 简答题1、CPLD和FPGA有什么差异？在实际应用中各有什么特点？1、差异：（1）CPLD：复杂可编程逻辑器件，FPGA：现场可变成门阵列；（2）CPLD：基于乘积项技术的确定型结构，FPGA：基于查找表技术的统计型结构;（3）CPLD：5500 50000门，FPGA：1K 10M 门 。实际应用中各自的特点：CPLD适用于逻辑密集型中小规模电路，编程数据不丢失，延迟固定

15、，时序稳定； FPGA适用于数据密集型大规模电路，需用专用的 ROM 进行数据配置，布线灵活，但时序特性不稳定第3章、VHDL编程基础1、VHDL设计实体的基本结构由库实体结构体 、 程序包和配置 等部分组成。2、 是设计实体的基本组成部分，他们可以构成最基本的VHDL程序。3、在VHDL的端口声明语句中，端口方向包括inoutbufferinout4、VHDL的数据对象包括 常数constant变量variable信号signal ，它们是用来存放各种类型数据的容器。5、VHDL的操作符包括逻辑操作符关系操作符算术操作符符号操作符6、VHDL的顺序语句只能出现在进程process函数func

16、tion过程procedure 中，是按照书写顺序自上而下，一条一条执行。7、VHDL的进程（process）语句是由顺序语句 组成的，但其本身却是并行语句。1、一个实体可以拥有一个或多个A. 设计实体 B. 结构体 输入 D.输出 2、在VHDL中用 来把特定的结构体关联到一个确定的实体。 B. 输出 综合 D. 配置3、在下列标识符中， 是VHDL合法的标识符 4h_add B. h_adde_ h_adder D._h_adde4、在下列标识符中，A 是VHDL错误的标识符 B. h_adde4 h_adder_4 D.h_adde5、在VHDL中为目标变量赋值符号为 B. ：= =：6

17、、在VHDL语言中，用语句 表示检测到时钟clk的上升沿 clkevent B. clkevent and clk = 1 clk = 0 clkevent and clk = 07、在VHDL的并行语句之间中，只能用 来传送信息 A. 变量 变量和信号 C. 信号 常量 8、VHDL块语句是并行语句结构，它的内部是由 语句构成的 A. 并行和顺序 顺序 C. 并行 任何9、若S1为”1010”, S2为”0101”，下面程序执行后，outValue输出结果为：Ause ieee.std_logic_1164.all;entity ex is port（S1: S2:outValue: out

18、 std_logic_vector（3 downto 0）;End ex;architecture rtl of ex is outValue（3 downto 0） = （S1（2 downto 0） and not S2（1 to 3） &（S1（3） xor S2（0） ;end rtl; A、 “0101” B、 “0100” C、“0001” D、“0000”10、假设输入信号a=“6”，b=“E”，则以下程序执行后，c的值为 entity logic is port（ a，b : in std_logic_vector（3 downto 0）; c : out std_logic_

19、vector（7 downto 0）; end logic; architecture a of logic is c（0） = not a（0）; c（2 downto 1） = a（2 downto 1） and b（2 downto 1）; c（3） = xor b（3） ; c（7 downto 4） = 1111 when （a （2）= b（2） else 0000; end a; A “F8” B“FF” C“F7” D“0F”三、判别下列程序的对错，并改正有错的程序1、library ieee; use ieee.std_logic_1164.all; entity test is port （d,clk :