FPGA面试笔试数电部分Word下载.docx

1、不考虑时钟的skew，D2的建立时间不能大于（时钟周期T - D1数据最迟到达时间T1max+T2max）；保持时间不能大于（D1数据最快到达时间T1min+T2min）；否则D2的数据将进入亚稳态并向后级电路传播5：为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产

2、生的亚稳态传播到后面逻辑中，导致亚稳态的传播。（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D段像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来所存状态，从后级门传到前级门需要时间。6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 这也是一个异步电路同步化的问题，具体的可以参考EDACN技术月刊20050401。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原

3、理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 carryout = 0; next_state X end case;end process;25：设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零，1.画出fsm（有限状态

4、机）2.用verilog编程，语法要符合fpga设计的要求3.设计工程中可使用的工具及设计大致过程？library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity drink_auto_sale is port（clk: in std_logic; reset:in std_logic; sw101: sw102: buy : out std_logic; back: out std_logic）;end drink_auto_sale;ar

5、chitecture Behavioral of drink_auto_sale istype state_type is（st0,st1）;signal cs ,ns : state_type;process（clk,reset） if（reset = ） then cs if（ sw101 = ns = st1; buy back elsif（sw102 = back else= st0 ; buy if（sw101 = end case;end Behavioral;设计过程：设定三个状态：0分，5分；当状态为0分时，接收到5分信号脉冲后转为5分；接收到10分信号脉冲时，转到0分状态，同时弹出饮料，不找零；状态为5分时，接受到5分信号，弹出饮料，不找零，返回0分状态；当接受到10分状态时，弹出饮料，找零，并返回零分状态。所用设计工具：ISE7.1，modelsim,synplify（不知道为什么上面的状态机设计在synplify的RTL view中没能看