信号质量测试规范V110Word文件下载.docx

1、6 信号质量测试方法 196.1 电源信号质量测试 196.1.1 简述 196.1.2 测试项目 196.1.3 测试方法 196.2 时钟信号质量测试 266.2.1 简述 266.2.2 测试方法 266.2.3 测试指标与合格标准 266.2.4 注意事项 286.3 复位信号质量测试 296.3.1 简述 296.3.2 测试方法 296.3.3 测试项目与合格标准 296.3.4 注意事项 316.3.5 测试示例 316.4 数据、地址信号质量测试 336.4.1 简述 336.4.2 测试方法 336.4.3 测试项目 346.4.4 测试示例： 356.5 差分信号质量测试

2、366.5.1 简述 366.5.2 测试项目 366.5.3 测试方法 366.5.4 合格标准 386.5.5 注意事项 426.5.6 测试示例 426.6 串行信号质量测试 436.6.1 概述 436.6.2 测试项目 446.6.3 测试方法 456.6.4 合格标准 467 信号质量测试Checklist 498 测试系统接地说明 519 引用标准和参考资料 54关键词：信号完整性 、测试摘 要：本规范详细说明了单板信号质量测试的方法。其中包括各类信号波形参数的定义，进行信号质量测试的条件，覆盖范围，合格标准，信号分类，各类信号波形参数的指标，测试点的选择以及测试结果分析重点。缩

3、略语清单：SISignal Integrity信号完整性TTLTransistor-Transistor Logic晶体管-晶体管逻辑CMOSComplementary Metal Oxide Semicondutor互补金属氧化物半导体LVTTLLow Voltage TTL低电压LVCMOSLow Voltage CMOS低电压ECLEmitter Coupled Logic 发射极耦合逻辑PECLPseudo/Positive Emitter Coupled Logic伪发射极耦合逻辑LVDSLow Voltage Differential Signaling低电压差分信号GTLGunn

4、ing Transceiver Logic射电收发逻辑HSTLHigh-Speed Transceiver Logic高速收发器逻辑eHSTLEnhanced High-Speed Transceiver Logic增强高速收发器逻辑dHSTLDifferential HSTL差分HSTLSSTLStub Series-terminated Logic线脚系列终端逻辑SPISerial Peripheral Interface串行外围接口I2CInter Integrated Circuit Bus内部集成电路总线USBUniversal Serial Bus通用串行总线1 引言信号质量测试规

5、范是为了规范和指导 硬件调试、硬件测试 以及 生产测试 时信号质量测试方法及手段，在总结长期实际工作经验的基础上制定的。由于某些原因的限制，本规范难免会存在着一些纰漏。我们实际使用、遵循规范的过程，也是一个检验和完善规范的过程。希望大家能积极的提出宝贵意见及见解，以保持该规范的的可操作性，推动我司规范性文档的建设进程。2 适用范围本规范作为研发、中试进行信号质量测试的共同标准。本规范适用于*产品中所有数字信号的调试、测试过程。测试时应覆盖各个功能模块，包括电源、时钟、复位电路、CPU最小系统、外部接口（E1、网口、串口等等）、逻辑芯片（CPLD/FPGA）、专用电路等等。模拟电路由于其信号的连

6、续变化性，不能直接应用本规范，可择情参考。本文档不包括的内容：非信号质量测试内容。例如不适用于部分硬件接口指标测试，系统硬件规格测试、环境测试、EMC测试、安规测试、防护测试、振动测试等。3 信号质量测试概述3.1 信号完整性现在的高速数字系统的时钟频率可能高达数百兆Hz，其快斜率瞬变和极高的工作频率，以及很大的电路密集度，必将使得系统表现出与低速设计截然不同的行为，出现了信号完整性问题。破坏了信号完整性将直接导致信号失真、定时错误，以及产生不正确数据、地址和控制信号，从而造成系统误工作甚至导致系统崩溃。因此，信号完整性问题已经越来越引起高速数字电路设计人员的关注。如果电路中信号能够以要求的时

7、序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。SI（Signal Integrity）解决的是信号传输过程中的质量问题，尤其是在高速领域，数字信号的传输不能只考虑逻辑上的实现，物理实现中数字器件开关行为的模拟效果往往成为设计成败的关键。3.2 信号质量常见的信号质量问题表现在下面几个方面：1） 过冲类型正过冲负过冲图例危害1、 闩锁损伤器件（VCC/VDD），对器件冲击造成器件损坏；2、形成干扰源，对其它器件造成串扰。1、 闩锁损伤器件（ VIH，输入低电平 VIH VT VIL VOL。5.2 合格标准表1. 电平信号高低电

8、平合格标准（单位 V）信号类型VCCVOHVIHVTVILVOLTTL、ABT52.421.50.80.4LVTTL、LVT、LVC、ALVC、LV3.34.43.52.50.53.3/2.52.4/2.02.0/1.71.5/1.20.8/0.70.2/0.21.4751.20.925CML1.5/1.81.91.61.31.0/1.3ECL/LVECL-0.88-1.24-1.3-1.36-1.724.23.93.73.523.05LVPECL2.422.062.001.941.580.90.75GTL+1.110.95ETL1.4BTL（低电平为1V）2.11.551.47HSTL-I、

9、II 10.850.65HSTL-III、IVSSTL 2-I、II 22.31.431.251.070.2SSTL 3-I、II3.11.7表2. 过冲毛刺合格标准（单位 V）正向过冲负向过冲正向回冲负向回冲实测VIH要求实测VIL要求3.8730.6LVTTL（3V）2.80.30.251.15小结 从上表中可以看出：1 正向回冲和毛刺应大于VOH，负向回冲和毛刺应小于VIL。也就是保证过冲和毛刺不被误判断为有效信号；2 正向过冲和负向过冲在器件absolute maximum rating 基础上略有放宽。过冲 与 Absolute Maximum Rating我们注意到芯片资料中常规定

10、absolute maximum rating的要求，例如LVTH16245 的器件资料规定其VI（直流输入电压）的范围-0.5 +7.0V。当管脚电压范围长期超过器件的absolute maximum rating时，器件很容易失效（器件资料里常提到：Absolute Maximum continuous ratings are those values beyond which damage to the device may occur.）。对于我们调试、测试过程中常遇到的时钟信号过冲，一般是处在时钟信号上升、下降沿上的，不是一直处于超过absolute maximum rating的状态。所以考虑实际情况，我们以上表为依据来评估测试过冲，条件略有放宽。如果管脚上电压长期为过压、负压，则不应超过absolute maximum rating。5.3 信号质量测试结果分析注意事项1） 对设计缺陷的窄脉冲（如逻辑设计缺陷）等，不属于信号质量要求范围