《EDA技术》复习题电子版答案Word格式文档下载.docx

1、 A、自底向上 B、自顶向下 C、积木式 D、定层 3、基于下面技术的PLD器件中允许编程次数最多的是 C 。A、FLASH B、 EEROM C、SRAM D、PROM 4、大规模可编程器件主要有CPLD和FPGA两类，其中CPLD通过 A 实现其逻辑功能。A、可编程乘积项逻辑 B、查找表（LUT） C、输入缓冲 D、输出缓冲5、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C_。A、FPGA全称为复杂可编程逻辑器件 B、FPGA是基于乘积项结构的可编程逻辑器件 C、基于SRAM的FPGA器件，在每次上电后必须进行一次配置D、CPLD是现场可编

2、程逻辑器件6、以下器件中不属于Altera 公司生产的是_D_。A、ispLSI系列器件 B、XC9500系列器件C、MAX系列器件 D、Virtex系列器件7、基于PLD芯片的设计称之为_A_的设计。8、大规模可编程器件主要有 FPGA、CPLD两类，下列对FPGA结构与工作原理的描述 中，正确的是_C_。A、FPGA全称为复杂可编程逻辑器件；B、FPGA是基于乘积项结构的可编程逻辑器件；C、基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D、在Altera公司生产的器件中，MAX7000系列属FPGA结构。9、在EDA中，ISP的中文含义是 B 。10、Altera Cyclon

3、e II系列的芯片EP2C8Q208C8N是属于_C_ 。A、ROM B、CPLDC、FPGA D、GAL11、下列_B_流程是正确的基于EDA软件的FPGA / CPLD设计流程。A、原理图/HDL文本输入适配综合功能仿真编程下载硬件测试 B、原理图/HDL文本输入功能仿真综合适配编程下载硬件测试 C、原理图/HDL文本输入功能仿真综合编程下载适配硬件测试D、原理图/HDL文本输入功能仿真适配编程下载综合硬件测试12、子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列 A 是速度优化。A、流水线设计 B、资源共享 C、逻辑优化 D、串行化1

4、3、下面在对原理图输入设计方法进行数字系统设计的描述中， C 是不正确的。A、原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B、原理图输入设计方法一般是一种自底向上的设计方法；C、原理图输入设计方法无法对电路进行功能描述；D、原理图输入设计方法也可进行层次化设计。14、在C语言的基础上演化而来的硬件描述语言是_B_。A、VHDL B、Verilog HDL C、AHD D、CUPL15、EDA的中文含义是 A 。A、电子设计自动化 B、计算机辅助计算 C、计算机辅助教学 D、计算机辅助制造16、执行Quartus II的 B 命令，可以检查设计电路错误。A、Create De

5、fault Symbol B、Compiler-编译 C、Simulator -时序仿真 D、Timing Analyzer -时序分析17、下列EDA软件中，_B_不具有逻辑综合功能。A、Max+Plus B、ModelSim C、Quartus II D、Synplify18、在EDA工具中能完成在目标系统器件上布局布线软件称为 C 。A、仿真器 B、综合器 C、适配器 D、下载器19、下列EDA软件中，_B_不具有逻辑综合功能。A、Max+Plus B、ModelSim C、Quartus II D、Synplify20、一种“a=2b01;b=3b001;”那么a,b= C 。A、4b

6、1011 B、3b001 C、5b01001 D、3b000121、在Verilog HDL语言中，用 A 表示时钟信号的上升沿。A、posedge clk B、negedge clk C、clkevent D、clk=122、Verilog HDL程序中，以下标识符正确的是 D 。A、4adder1 B、if C、?b D、 adder823、下列标识符中，_B_是不合法的标识符。A、State0 B、9moon C、 Not_Ack_0 D、signall24、设变量X=3B010，Y=5h1B , 则X,Y的值是 A 。A、01011011 B、01010110 C、11011010 D

7、、0100101125、在Verilog HDL语言中，用 B 表示时钟信号的下降沿。26、在Verilog HDL的端口声明语句中，用 D 关键字声明端口为输入方向。A、output B、inout C、in D、input27、在verilog语言中整型数据与 C 位寄存器数据在实际意义上是相同的。A、8 B、16 C、32 D、64 28、Verilog HDL程序的每个模块的内容都是嵌在 C 两语句之间。A、start和endmodule B、 module和end C、module和endmodule D、 start和endstart29、不符合1987VHDL标准的标识符是 C

8、。A、a_1_in B、a_in_2 C、2_a D、asd_1 30、一种 “a=5d5;b=3d3;”那么a,b= A 。A、8b00101011 B、5d43 C、5b10111 D、8d4031、在Verilog HDL中，下列语句 D 不是分支语句。A、if-else B、case C、casez D、repeat32、P、Q、R都是4bit的输入矢量，下面哪一种表达形式是正确的 D 。A、input P3:0,Q,R;B、input P,Q,R3:0;C、input P3:0,Q3:0,R3:D、input 3:0 P,Q,R;33、一种“a=1b1;0011 B、3b001 C、

9、4b1001 D、3b10134、下列语句中不属于并行语句的是 D 。A、过程语句 B、assign语句C、元件例化语句 D、case语句35、下面 A 是可以用Verilog HDL语言描述，而不能用VHDL语言进行描述的级别。A、开关级 B、门电路级 C、体系结构级 D、寄存器传输级36、不完整的IF语句，其综合结果可实现 A 。A、时序逻辑电路 B、组合逻辑电路C、双向电路 D、三态控制电路37、设变量X=3B010，Y=5h1B , 则X,Y的值是 A 。A、01011011 B、01010110 C、11011010 D、01001011三、名词解释1、EDA技术 电子设计自动化，是

10、指计算机技术应用于电子设计过程中而形成的一门新技术。2、综合综合是指将Verilog HDL描述的代码转换成实际的电路结构。3、仿真仿真是指利用仿真工具，在PC上对Verilog HDL代码所描述的电路功能进行验证。4、面积优化在逻辑电路的设计中使得设计所占用的逻辑资源最少。5、复杂可编程逻辑器件是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。6、自顶向下也就是从整个系统设计的顶层开始，往下一层将系统划分为若干个子模块，然后再将每一个子模块又向下一层划分为若干的子模块。7、ASICASIC：专用集成电路。8、CPLDCPLD：复杂可编程逻辑器件。9、FP

11、GAFPGA：现场可编程逻辑器件。10、IPIP：知识产权核。11、SOPCSOPC：可编程片上系统。12、测试模块是通过对设计部分施加激励，然后检查其输出正确与否来完成其验证功能的。13、阻塞赋值对“=”作为赋值符，阻塞语言按顺序执行，在下一条语言执行之前，上一条赋值语言必须执行完毕。14、模块模块是Verilog HDL设计中的一个基本组成单元。一个设计是由一个或者多个模块组成。15、非阻塞赋值用“ 1; /q右移一位 q7 = dir; /q7=dirend /实现右移操作else begin q = q /q左移一位 q0 = dil; /q0=dilend /实现左移操作 enden

12、dmodule 本程序的逻辑功能是： 8位双向移位寄存器 14、程序注释，对下面这一段程序加以注释，并说出其功能。module AAA （ a ,b ）; /模块端口定义，模块名为AAA，端口有a,boutput a; /声明输出端口input 6:0 b; /声明输入端口，b是7位向量reg2:0 sum; /声明sum是3位reg型变量integer i; /声明i是integer型变量reg a ; /声明a是reg型变量always （b） sum = 0;for（i = 0;i=4，通过else a = 0; /否则不通过 _7人投票表决器_。15、下面实现的是一个计数器的功能，并用

13、数码管显示。请把正确的程序写在试卷上。module alpher（choice,data,clk） inputs clk;outputs choice, data; 6:0reg count; 3:always （posedges clk or choice）count = count + 1;case （count） 4b0000: data = 8b11111100;/（共阴的数字0） b0001:b01100000;b0010:b11011010;b0011:b11110010;b0100:b01100110;b0101:b10110110;b0110:b10111110;b0111:b

14、11100000;b1000:b11111110;b1001:b11110110;b1010:b11101110;b1011:b00111110;b1100:b10011100;b1101:b01111010;b1110:b10011110;endcase choice = 8b1000000;/（点亮第1位数码管）endmodule正确程序为：input clk;output7:0 choice,data;reg3:0 count;always （posedge clk or choice） count = count + 1;b10000000; /（点亮第1位数码管）16、采用Veril

15、og HDL语言设计一个带使能的三八译码器，输入信号为d，输出信号为y，使能信号en为高电平时真值表如下，en为低电平时输出数据8b 1111 1111。使能信号en为高电平时真值表 d2:0输入 y7:0输出 d2:0输出 3b 000 8b 1111 1110 3b 100 8b 1110 1111 b 001 8b 1111 1101 3b 101 8b 1101 1111 b 010 8b 1111 1011 3b 110 8b 1011 1111 b 011 8b 1111 0111 3b 111 8b 0111 1111用Verilog HDL描述的三八译码器源程序如下：modul