基于Verilog的任意模长可加减计数器设计Word格式.docx

1、计数器的Verilog设计：module Prj（clk,rst_input,en,add_sub, data_input,full,data_output）;input clk; / 外部时钟input rst_input; / 外部清零（异步）input en; / 计数使能input add_sub; / 计数方向input 3:0 data_input; / 计数器模长输入output reg full; / 计完当前模长output 3:0 data_output; / 计数器输出reg 3:0 current_counter;/ 当前计数值（输出）reg update_length

2、_en; / 改变模长的使能信号/ 当前计数周期与上个计数周期的模长输入0 current_clk_data_input,last_clk_data_in put;0 counter_length; / 下个计数周期的模长reg 1:0 k;always （posedge clk,negedge rst_input） begin if（!rst_input） / 异步清零 begin full=0; current_counter=0; end else if（en） / 计数使能 begin if（add_sub） / 加法器 begin if（current_counter0） curre

3、nt_counter=current_counter-1; else / 减法器计数完 current_counter=counter_length-1; end/驱动当前计数输出assign data_output=current_counter;initial k=1; / k=1 表示启动计数器的第一个计数周期always （posedge full） / 加法器/减法器完成当前周期计数 / 计完当前周期（即full有效）才更新 last_clk_data_input=data_input; / 上个周期的模长current_clk_data_input=data_input;/当前周期

4、的模长 update_length_en=2） / 下个周期计数器模长不变（保持上次更改的） counter_length=last_clk_data_input; if（k=1） / 整个计数器系统，最初的模长（一次没更改过） counter_length=data_input; endendmodule测试激励文件testbench：timescale 1 ps/ 1 psmodule Prj_vlg_tst（）;reg add_sub;reg clk;reg en;reg rst_input;wire 3:wire full;Prj i1 （ .add_sub（add_sub）, .cl

5、k（clk）, .data_input（data_input）, .data_output（data_output）, .en（en）, .full（full）, .rst_input（rst_input）;parameter clk_period=10; / 时钟周期initial / 初始化使能端、清零端和时钟信号 begin en=1;rst_input=1;clk=1;#（46*clk_period） en=0;#（3*clk_period） en=1;#（4*clk_period） rst_input=0;#（2*clk_period） rst_input=1;always #（cl

6、k_period/2） clk=clk;begin/ 计数器模长分别为6 4 5 3/ 左边为上一模长持续的时钟个数data_input=4b0110;#（22*clk_period） data_input=4b0100;#（12*clk_period） data_input=4b0101;b0011;#（5*clk_period）;/ 计数器计数方向的改变/ 左边为递增递减持续的时钟个数add_sub=1;#（9*clk_period） add_sub=0;#（10*clk_period） add_sub=1;#（13*clk_period） add_sub=0;#（4*clk_period

7、） add_sub=1;end 四、 仿真结果如图1所示，最开始计数器输入的模长data_input为6，在计数方向控制端add_sub为高电平的情况下，可以从0计数到5，在add_sub为低电平的情况下，可以实现计数器的递减；当计数器模长data_input变为4的时候，先计完当前周期的模长（0到5），才开始模长为4的计数（0到3）。如图2所示，当计数器模长变为5时，第二个计数周期计数到2，使能端en无效计数器输出保持不变；当计数器模长变为3时，计数器计数到1，清零信号rst_input有效，计数器输出为0综上，本次设计实现了计数器的随时启动、异步清零、加减可控以及任意计数模长的功能。图1图2