精品八路抢答器设计仿真毕业论文Word下载.docx

1、安装调试或仿真7.8： 撰写报告7.9： 答辩指导教师签名：系主任签名：摘 要 74系列常用集成电路设计的八路数显抢答器的电路主要由五部分组成：数字抢答电路、译码显示电路、可预置时间的定时电路、报警电路以及秒脉冲产生电路。其中数字抢答电路包括了编码电路和锁存电路，实现了对信号编码和锁存的功能，防止二次抢答的问题；译码显示电路能将抢答到的选手编号直观地显示出来；在定时电路中，主持人可通过时间预设开关预设供抢答的时间，且系统将完成自动倒计时；报警电路则起到声报警功能，当在规定的时间内无人抢答时，系统中的蜂鸣器将发出警报声，提示主持人本轮抢答无效，实现报警功能；秒脉冲产生电路用于为定时电路提供一个频

2、率为1Hz的标准时钟信号。该抢答器不仅具有智能化的特点，同时采用数字式显示显得很直观，使得运用范围较广且很方便。关键词：抢答器 编码 锁存Abstract74 series common integrated circuit design of the circuit responder eight-way digital consists mainly of five parts: the digital circuit, decoding display circuit vies to answer first, preset time timing circuit, alarm circ

3、uit and the second pulse circuits. Digital circuits including coding responder circuit and latch circuit, signal encoding and latch on the function, prevent secondary vies to answer first problem; Decode display circuit can be the contestant vies to answer first shown visually Numbers, In the timing

4、 circuits, , Alarm circuit does sound alarm functions, when within the prescribed time no contest, the system will send alerts, buzzer this contest null and void, host alarm functions, Second pulse circuits for timing circuit provides a standard for 1Hz frequency clock signal. This contest is not on

5、ly has the characteristics of intelligent digital display appear very intuitive by using a wider range, and very convenient.Keywords: vies to answer first editor coding latch目 录课程设计任务书 - 1 -摘 要 - 2 -Abstract - 3 -1原理电路的设计 - 5 -1.1 基于单片机AT89S52的抢答器硬件设计 - 5 -1.1.1硬件部分设计原理 - 5 -1.1.2 软件部分设计原理 - 5 -1.1.

6、3 优缺点 - 5 -1.2基于FPGA的抢答器硬件设计 - 5 -1.2.1设计原理 - 5 -1.2.2优缺点 - 6 -1.3 基于74系列集成电路的抢答器设计 - 6 -1.3.1设计原理 - 6 -1.3.2优缺点 - 7 -1.4单元电路设计 - 7 -1.4.1抢答电路设计 - 7 -1.4.2定时电路设计 - 8 -1.4.3报警电路设计 - 9 -1.4.4时序控制电路设计 - 9 -1.5整体电路设计及工作原理 - 10 -1.6主要参数计算 - 11 -2电路的仿真 - 12 -2.1 抢答电路的仿真 - 12 -2.2 定时电路的仿真 - 12 -2.3 脉冲发生电路的

7、仿真 - 13 -2.4 报警电路的仿真 - 15 -3性能测试数据 - 16 -3.1 抢答电路 - 16 -3.2 定时电路 - 16 -3.3 脉冲发生电路 - 16 -3.4 报警电路 - 16 -3.5 综合分析 - 16 -4主要芯片参数 - 17 -4.1 74LS192引脚排列及功能表 - 17 -4.2 74LS279引脚排列 - 17 -4.3 74LS48引脚排列及功能表 - 17 -4.4 74LS148引脚排列及功能表 - 18 -4.5 555定时器引脚排列 - 19 -5心得体会 - 20 -附录-元件清单 - 22 -1原理电路的设计1.1 基于单片机AT89S

8、52的抢答器硬件设计1.1.1硬件部分设计原理AT89S52的各引脚功能情况为：P1口（P1.0P1.7）8个引脚，P1.7为最高位， P1.0为最低位。在AT89S52不带片外存储器时，P1口可作为通用I /O口使用， P1.0P1.7用于传送CPU的输入/输出数据。这时输出数据可以得到锁存，不需外接专用锁存器。输入数据可以得到缓冲，增加了数据输入的可靠性；P37引脚外接电阻、放大管以及扬声器；RST复位线，外接电容、电阻。使AT89S52处于复位工作状态；TXD：串行口数据发送；RXD：串行口数据接收；XMT1和XMT2外接石英晶体和微调电容，为片内振荡电路输入线，用来连接AT89S52片

9、内OSC的定时反馈网络；INT0/INT1：外部中断0 /1输入；T/C1、T/C0 :定时器/计数器I /O的外部输入。1.1.2 软件部分设计原理根据本文的电路求出要显示不同路数的数字所需的编码，将它们存在一个表中待用时取出。8路抢答输入信号由8个按键控制，程序一直判断是否有按键按下，若没有按键按下则循环判断；直到有按键按下后，立即把通过按键输入的信号储存起来然后对8路输入信号进行逐位扫描判断，最后根据扫描结果转入查表程序取数并通过数码管显示输出结果，同时发光二极管亮起,表示抢答成功。1.1.3 优缺点使用单片机设计抢答器，成本低，易控制，但硬件设计和软件编程比较复杂，我们尚不具备此项技能

10、。1.2基于FPGA的抢答器硬件设计1.2.1设计原理抢答器结构简图如图1所示：1、FPGA 最小系统电路：FPGA 正常工作时的基本电路，由时钟和复位电路组成。2、键盘输入电路：用33 矩阵键盘组成3 个组共9 个人的抢答按钮。同时包括Start, Add, Sub 三个由主持人控制的单独按钮。3、显示模块：用移位寄存器74HC164 驱动4 位共阴数码管显示；数码管要显示的数据通过74HC164 串行数据端口输入。4、报警及相关信息显示：蜂鸣器电路和LED 灯显示相关状态信息指示电路。1.2.2优缺点使用FPGA设计抢答器使电路高度集成，运行速度快。但成本较高，编程复杂。1.3 基于74系

11、列集成电路的抢答器设计1.3.1设计原理总体方框图如图2所示：图2 抢答器原理框图电路分为主体电路和拓展电路。主体电路完成基本强大功能，即开始抢答当选手按抢答按钮时，能显示选手的编号，同时能封锁输入电路。拓展电路完成定时抢答功能。1.3.2优缺点该电路设计较为复杂，但原理简单，思路明确，而且价格便宜。其中所用的元件正好是我们在本学期学过的，可以让我们进一步熟悉其功能。经过综合分析，我决定使用第三种方案作为我的设计方案。1.4单元电路设计1.4.1抢答电路设计如图3所示为抢答电路图。电路选用优先编码器 74LS148 和锁存器 74LS297 来完成。该电路主要完成两个功能：一是分辨出选手按键的

12、先后，并锁存优先抢答者的编号，同时译码显示电路显示编号（显示电路采用七段数字数码显示管）；二是禁止其他选手按键，其按键操作无效。工作过程：开关S置于清除端时，RS触发器的 R、S端均为0，4个触发器输出置0，使74LS148的优先编码工作标志端0，使之处于工作状态。当开关S置于开始时，抢答器处于等待工作状态，当有选手将抢答按键按下时（如按下S5），74LS148的输出经RS锁存后，CTR=1,RBO =1,七段显示电路74LS48处于工作状态，4Q3Q2Q=101,经译码显示为“5”。此外，CTR1，使74LS148 优先编码工作标志端，处于禁止状态，封锁其他按键的输入。当按键松开即按下时，7

13、4LS148的 此时由于仍为CTR1，使优先编码工作标志端1，所以74LS148仍处于禁止状态，确保不会出二次按键时输入信号，保证了抢答者的优先性。如有再次抢答需由主持人将S开关重新置“清除”然后再进行下一轮抢答。 图3 抢答电路图1.4.2定时电路设计如图4为定时电路。该部分主要由555定时器秒脉冲产生电路、十进制同步加减计数器74LS192减法计数电路、74LS48译码电路和2个7段数码管即相关电路组成。具体电路如图3-1所示。两块74LS192实现减法计数，通过译码电路74LS48显示到数码管上，其时钟信号由时钟产生电路提供。74192的预置数控制端实现预置数，由节目主持人根据抢答题的难

14、易程度，设定一次抢答的时间，通过预置时间电路对计数器进行预置，计数器的时钟脉冲由秒脉冲电路提供。按键弹起后，计数器开始减法计数工作，并将时间显示在共阴极七段数码显示管DPY_7-SEG 上，当有人抢答时，停止计数并显示此时的倒计时时间；如果没有人抢答，且倒计时时间到时， 输出低电平到时序控制电路，控制报警电路报警，同时以后选手抢答无效。图4 定时电路图1.4.3报警电路设计报警电路图如图5所示，其中555定时器构成多谐振荡器。其输出信号经三极管驱动扬声器。PR为控制信号，当PR为高电平时，多谐振荡器工作，反之，电路停振。图5 报警电路图1.4.4时序控制电路设计时序控制电路如图6所示。若当倒计

15、时结束时依然无人抢答，则BO2输出低电平，封锁两个与非门，使脉冲信号不能输入，计时停止；抢答器输入使能端被封锁，无法再抢答。若有一队抢答，则CTR输出高电平，经过非门变为低电平，封锁两个与非门，使脉冲信号不能输入，计时停止；图6 时序控制电路1.5整体电路设计及工作原理整体电路如图7所示图7 整体电路图各单元电路的工作原理以在前文讲过，此处不再赘述。整体电路分为抢答电路，定时电路，报警电路，脉冲发生电路。抢答电路完成基本的抢答功能，采用74ls148进行编码，74ls279进行锁存。定时电路采用74ls192，接成减数计数。报警电路用555芯片接成多谐振荡器，它的控制信号为定时电路高位片的借位

16、信号。脉冲发生电路也用555芯片接成多谐振荡器，频率为1HZ。1.6主要参数计算脉冲发生电路： （公式1） 取： K K 得： 10报警电路:取：得：2电路的仿真2.1 抢答电路的仿真抢答电路的仿真如图8所示：图8 抢答电路仿真图此电路在仿真过程中需要注意在七段数码管和7448之间加上拉电阻，否则七段数码管无法显示。其他功能满足要求。开关接地时灭灯，开关打开时开始抢答。当有一队抢答后，其他队伍抢答无效，满足设计要求。2.2 定时电路的仿真定时电路仿真图如图9所示：图9 定时电路仿真图开关闭合时置数30，开关打开时开始倒数计时，到00后停止，满足设计要求。电路中加入了一个非门，是为了让抢答后，计

17、数立即停止，不会因为脉冲多计一个数。2.3 脉冲发生电路的仿真脉冲发生电路仿真图如图10所示：图10 脉冲发生电路仿真图为了便于仿真，我将电阻的参数改小，以便让仿真软件能够仿真出波形，波形图如图11所示：图11 仿真波形2.4 报警电路的仿真报警电路的仿真如图12所示：图12 报警电路仿真图图中4号端可以控制报警电路的开关，条形管显示报警声的大小。3性能测试数据3.1 抢答电路主持人开关接地时灭灯，开关打开时可以抢答。第一个队伍抢答后，其余队伍抢答无效。3.2 定时电路开关闭合时置数30，开关打开时开始倒数计时，到00后停止。3.3 脉冲发生电路能产生频率为1HZ的方波。3.4 报警电路当计时

18、停止时，能产生频率为4KHZ的报警声，并能被主持人的开关控制。3.5 综合分析电路基本上能满足要求，此次设计成功。但此电路只是在仿真上成功，在实际制作时可能还会遇到其他问题，需要进一步解决。4主要芯片参数4.1 74LS192引脚排列及功能表 CRLDCPUCPD功能1x清零置数加计数器减计数器 图4-3 74LS192引脚排列 图13 表14.2 74LS279引脚排列 图144.3 74LS48引脚排列及功能表 图15 表4-2 74LS148功能表表24.4 74LS148引脚排列及功能表图17表34.5 555定时器引脚排列图185心得体会本次的课程设计，是对所学的数电知识的一次综合应

19、用，既考验了我的知识掌握程度，也锻炼了我的动手动脑能力。设计中，我时常会遇到一些问题，经过查阅资料,请教一些学长，都一一解决，在此过程中我学会了许多新知识，对数电课程的学习也更有兴趣。虽然此次课程设计花费了一番功夫，但却使我收获了许多。无论是对设计方法的掌握，还是对仿真软件的学习，都有了一定得提高，同时，此次课程设计也让我发现了自身存在的一些知识漏洞和动手能力的缺乏。今后，我将更加努力学习数电课程，进一步提高自己。6参考文献谢自美.电子线路设计实验测试第三版.华中科技大学出版社，2005 寇戈等.模拟电路与数字电路.电子工业出版社，2004阎石.数字电子计数基础.高等教育出版社，1998孙梅生.电子技术基础课程设计.高等教育出版社，2005附录-元件清单