实验五Verilog设计组合电路Word下载.docx

1、HDL设计法设计并仿真8-3线优先编码器encode.v，其真值表如下表所示。3、用Verilog语言编写3-8译码器的程序，符号如图所示，其中g1,g2a,g2b是使能控制输入端，当g1为高电平，g2a,g2b为低电平时，译码器工作，其他状态时，译码器被禁止工作，全部输出均为无效电平（高电平1）。当CBA=000时，Y0N=0，其余为1；当CBA=001时，Y1N=0，其余为1；依此类推，文件命名为decoder3_8.v。（选做）三、实验步骤：第一个实验：1、打开QuartusII，新建一个工程f_adderyjq2、新建一个VerilogHDL 文件 3、输入程序（数据流方式）：modu

2、le f_adder1（a,b,cin,s,co）; input a,b,cin; output s,co;assign s=（ab）cin;assign co=（a&b）|（cin&（ab）;endmodule4、设置顶层实体名（点settingsgeneral 下拉选）5、编译6、新建一个VerilogHDL文件输入文件f_adder2.v7、输入程序（结构描述方式）：module f_adder2（a,b,cin,s,co）;wire s1,s2,s3;xor （s1,a,b）;and （s2,s1,cin）;and （s3,a,b）;xor （s,cin,s1）;or （co,s2,s

3、3）;8、设置顶层实体名（点settings9、编译10、新建一个VerilogHDL文件输入文件f_adder3.v11、输入程序（行为描述方式）: module f_adder3（a,b,cin,s,co）;reg s,co;always （a,b,cin） begin case（a,b,cin） b000: s=0; b001: s=1;b010:b011:b100:b101:b110:b111: endcase co=0; co=1;end12、设置顶层实体名（点settings13、编译14、执行fileCreate/UpdateCreate Symbol Files for Cur

4、rent Flie为VHDI设计文件生成原件符号15、建立波形文件8、导入引脚9、仿真结果如下：总结根据电路图分析可知：a b cs co1 与仿真的波形相符。第二个实验：1、打开QuartusII，新建一个工程encodeyjqHDL文件输入文件encodeyjq.v3、输入程序module encode（y,a）;input7:0 a;output2:0 y;reg2:always （a） if（a7） y=b111; else if（a6） y=b110; else if（a5） y=b101; else if（a4） y=b100; else if（a3） y=b011; else i

5、f（a2） y=b010; else if（a1） y=b001; else if（a0） y=b000; end4、设置顶层文件（点settings6、执行file7、建立波形文件总结：结果与图片相同，仿真正确。第三个实验1、打开QuartusII，新建一个工程decoderyjqHDL文件输入文件decoderyjq.vmodule decoder（g1,g2a,g2b,A,B,C,y）;input A,B,C,g1,g2a,g2b;output7:reg7:always （g1 or g2a or g2b or A or B or C）begin if （g1!=1|g2a!=0|g2b!=0） y = b11111111; else case（C,B,A） y=b11111110;b11111101;b11111011;b11110111;b11101111;b11011111;b10111111;b01111111;9、仿真仿真结果与实验要求相同，故仿真正确。