EDA实验报告Word格式文档下载.docx

1、1、 系统时序仿真情况六、实验心得 其实这个实验很简单，仅仅是让我们熟悉Quartus9.0软件的使用方法，在书本上的每个步骤都写的清清楚楚，我们组员按着书本上的步骤一步一步的做，实验做完后，我们那一大组很多小组依旧不停的请求老师指导，我们是最先做完实验的小组了。之后我们被不同的小组询问。其实只要看看书就可以很顺利做完实验，但是同学们做实验之前都没有好好做实验预习报告。指导教师 成绩实验二 七人表决器的设计1、初步了解VHDL语言；2、学会用行为描述方式来设计电路。 1、用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为“0”时，表示表决者“不赞同”。输出

2、逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。2、采用行为描述时，可用一变量来表示选举通过的总人数。当选举人大于或等于4时为通过，输出灯亮，反之不通过时，灯不亮。描述时，只须检查每一个输入的状态（通过为“1”不通过为“0”）并将这些状态值相加，判断状态值和即可选择输出。1. 编写上述电路的VHDL源程序，并进行编译。2. 锁定引脚，建议选择实验电路模式5。3. 编程下载与硬件验证。 1、VHDL程序library ieee;use ieee.std_logic_1164.all;

3、entity biaoque is port（x0,x1,x2,x3,x4,x5,x6:in bit; y1:out bit）;end entity biaoque;architecture one of biaoque is begin process（x0,x1,x2,x3,x4,x5,x6） variable a,b,c,d,e:integer; begin a:=0;b:c:e: if （x0 or x1）=0） then a: elsif （x0 and x1）=1=2; else a:=1; end if; if （x2 or x3）=） then b: elsif （x2 and

4、 x3）= else b: if （x4 or x5）=） then c: elsif （x4 and x5）= else c: if x6= then d: else d: e:=a+b+c+d; if e=4 then y1=; else y1led null; end case; 2、波形仿真图：4、 引脚锁定：六、实验心得： 其实本实验的显示我们在模电里面就学习过了，也用集成块进行过实验，本实验用程序加硬件完成。真所谓条条道路通罗马！实验四 四位全加器通过实验让学生熟悉Quartus的VHDL文本设计流程全过程，掌握组合逻辑电路的文本输入设计法，通过对设计电路的仿真和硬件验证，让学生进

5、一步了解加法器的功能。1、PC机一台2、GW48-PK2系列SOPC/EDA实验开发系统C0 C0C2C0C1C04位全加器可看作4个1位全加器串行构成，具体连接方法如下图所示：图3-1 由1位全加器构成4位全加器连接示意图采用VHDL语言设计时调用其附带的程序包，其系统内部会自行生成此结构4. 编写1位全加器full_add1的VHDL源程序，并进行编译。5. 利用元件例化语句编写4位全加器full_adder4的VHDL源程序，并进行编译和仿真。6. 锁定引脚，建议选择实验电路模式1：键1输入4位加数，键2输入4位被加数，键8输入Cin，数码管5显示相加和，D8显示进位CO。7. 编程下载

6、与硬件验证。五、设计提示调用STD_LOGIC_UNSIGNED包。先设计一个一位的全加器包括三个输入端：a，b，cin（进位输入），两个输出端：s（和），cout（进位输出）。四位串行进位的全加器可以利用四个一位的全加器搭建而成，其结构如上图所示，其输入端口分别为a0,a1,a2,a3,b0,b1,b2,b3,cin输出端口分别为s0,s1,s2,s3,cout。在实验中只需要先描述一位全加器，然后用component语句进行元件说明，再利用元件例化语句就可以实现四位的全加器。六、实验验证： 1、实验程序：一位全加器entity full_add1 isport（a,b,cin:in std

7、_logic; s,count:out std_logic）;end entity full_add1;architecture one of full_add1 isbegin s = a xor b xor cin; count A（0）,b=B（0）,cin=Cin,s=S（0）,count=d）; u2:A（1）,b=B（1）,cin=d,s=S（1）,count=e）; u3:A（2）,b=B（2）,cin=e,s=S（2）,count=f）; u4:A（3）,b=B（3）,cin=f,s=S（3）,count=Co）;end architecture two; 2、波形图仿真：七、

8、实验心得：真正意义上明白了例化语句的功能。实验五 序列检测器设计实验室名称：EDA技术 学时数：2节注：报告内容根据具体实验课程或实验项目的要求确定，一般包括实验目的、实验仪器、原理摘要、数据记录及结果分析等。如纸张不够请自行加纸。1、了解状态机的设计；2、用状态机实现序列检测器的设计。二、实验内容1、预习序列检测器原理并写出预习报告；2、设计一个8位检测序列信号“11100101”的序列检测器；3、画出ASM图；4、用VHDL语言编写出源程序；5、在Quartus软件上编译和仿真，6、锁定引脚。建议选择电路模式8，用键7（PIO11）控制复位信号CLR；键6（PIO9）控制状态机工作时钟CL

9、K；待检测串行序列数输入DIN 接PIO10（左移，最高位在前）；指示输出AB接PIO39PIO36（显示于数码管6）。下载后：按实验板“系统复位”键；用键2 和键1 输入2 位十六进制待测序列数“11100101”；按键7 复位（平时数码6 指示显“B”）；按键6（CLK） 8次，这时若串行输入的8 位二进制序列码（显示于数码2/1 和发光管D8D0）与预置码“11100101”相同，则数码管6 应从原来的B变成A，表示序列检测正确，否则仍为B。7、编程下载与硬件验证。三、实验条件根据以上的实验内容写出实验报告，包括序列检测器原理的叙述，程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细

10、实验过程，给出程序分析报告、仿真波形图及其分析报告。、1、VHDL源程序entity xljcq is port（din,clk,clr: AB:out std_logic_vector（3 downto 0）;end xljcq;architecture one of xljcq is type states is（s0,s1,s2,s3,s4,s5,s6,s7,s8）; signal st, nst:states := s0; com:process（st,din） case st is when s0= if din = then nst = s1; else nst= s2; when

11、 s2= s3; when s3= s4; when s4= s5; when s5= s6; when s6= s7; when s7= s8; when s8= nst=s0; reg:process（clk,clr） if clr = then st elsif clk event and clk= nst; end process reg; AB = 1010 when st=s8 else 1011end one;2、管脚锁定5、 系统时序仿真情况动手这次实验，使测试技术这门课的一些理论知识与实践相结合，更加深刻了我对测试技术这门课的认识，巩固了我的理论知识。实验六 分频器的设计学习

12、数控分频器的设计、分析和测试方法1、预习数控分频器原理并写出预习报告；2、设计一个数控分频器；3、用VHDL语言编写出源程序；4、在Quartus软件上编译和仿真；5、锁定引脚和硬件验证。建议选择电路模式1，键2/键1 负责输入8位预置数D（PIO7-PIO0）；CLK由clock0 输入，频率选65536Hz 或更高（确保分频后落在音频范围）；输出FOUT 接扬声器（SPKER）。编译下载后进行硬件测试：改变键2/键1 的输入值，可听到不同音调的声音。数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方

13、法是将计数溢出位与预置数加载输入信号相接即可。1、系统的原理框图2、VHDL源程序use ieee.std_logic_unsigned.all;entity fenpin is port（din : in std_logic_vector（7 downto 0）; iclk : in std_logic; oclk : buffer std_logic）;end fenpin;architecture fp of fenpin isprocess（din ,iclk） variable q :std_logic_vector（7 downto 0）; if iclkevent and icl

14、k= then if qdin then q:=q+1; else oclk ）;end process;end fp;6、 系统时序仿真情况 通过这次测试技术的实验,使我学到了不少实用的知识,更重要的是,做实验的过程,思考问题的方法,这与做其他的实验是通用的,真正使我们受益匪浅.实验七 步进电机设计学习用FPGA实现步进电机的驱动和细分控制1、预习步进电机原理，详细看教材P390P396.2、设计一个步进电机控制器；用VHDL语言编写出源程序；在Quartus软件上编译和仿真锁定引脚、编程下载与硬件验证。3、对步进电机控制器的原理进行叙述，程序设计、软件编译、仿真分析硬件测试。4、锁定引脚和

15、硬件验证。建议选择电路模式5，CLK0接clock0，选择4Hz；CLK5接clock5，选择32768Hz；S接PIO6（键7），控制步进电机细分旋转（1/8细分，2.25度/步），或不细分旋转（18度/步）；U_D接PIO7（键8），控制旋转方向。步进电机的四个相Ap、Bp、Cp、Dp（对应程序中的Y0、Y1、Y2、Y3）分别与PIO64,PIO65,PIO66,PIO67相接。步进电机作为一种电脉冲角位移的转换元件，由于具有价格低廉、易于控制、无积累误差和计算机接口方便等优点，在机械、仪表、工业控制等领域中获得了广泛的应用。利用FPGA设计的数字比较器可以同步产生多路PWM电流波形，对多

16、相步进电机进行灵活的控制。通过改变控制波形表的数据、增加计数器的位数，可提高技术精度，从而可以对步进电机的步进转角进行任意细分，实现步进转角的精确控制。用FPGA实现多路PWM控制，无须外接D/A转换器，使外围控制电路大大简化，控制方式简洁，控制精度高，控制效果好。用单片机和DSP的控制都难以达到同样地控制效果。LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY step_a IS PORT （ clk0 : IN STD_LOGIC; u_d : clk5 : S : Y : OUT STD_LOGIC_VECTOR（3

17、DOWNTO 0） ）;END step_a;ARCHITECTURE bdf_type OF step_a IS ATTRIBUTE black_box : BOOLEAN;nATTRIBUTE noopt :COMPONENT busmux_0 PORT（sel : dataa : IN STD_LOGIC_VECTOR（3 DOWNTO 0）; datab : result : OUT STD_LOGIC_VECTOR（3 DOWNTO 0）;END COMPONENT;ATTRIBUTE black_box OF busmux_0: COMPONENT IS true;ATTRIBUTE noopt OF busmux_0:COMPONENT dec2 PORT（CLK : A : IN STD_LOGIC_VECTOR（1 DOWNTO 0）; D :END