DDR3-硬件设计和-Layout-设计资料下载.pdf

1、0），MDM（8:0），MDQ（63:0），MECC（7:0）地址/命令组：MBA（2:0），MA（15:0），控制组：（3:0），MCKE（3:0），MODT（3:0）时钟组：MCK（5:0），（5:0）数据组走线共计 72 位（64bit+8bit ECC）。有些产品可能只有 32 位数据线并且 、MCKE 和 MODT 也少一些。有些产品包含支持DIMMs 注册的信号线 MAPAR_OUT 和 ，其中 MAPAR_OUT 应归类为地址/命令组，作为一个异步信号。2 所有 DDR 芯片信号的终端匹配方案是否满足 AC 参数（电平、转换速率、过冲和下冲等）。终端匹配方案终端匹配方案 设计者应

2、该采用主流的终端匹配方案，像商业电脑主板那样的设计，ODT 终端匹配被应用在数据总线上，地址/命令和控制线也应通过电阻连接到 VTT。当然，其它的终端匹配也是有效的，但最好通过仿真来验证，确保信号质量满足要求。3 终端匹配电阻的选择，其功耗是否满足芯片制造商的要求。功耗计算 Power=x RT 4 假如数据线组增加了外部终端匹配电阻，请查看数据线组是否与其他 DDR3信号组远离/隔离。注：因为在 DDR3 数据组中通常优先选用内部 ODT 终端匹配，额外电阻是不需要的。当然，假如不用 ODT 电阻，那么就需要增设外部电阻器了。5 请查看 VTT电阻 RT布局是否正确，RT终端电阻应该直接连接

3、到 DDR 总线末端和 VTT电源平面上。6 DDR 芯片的时钟线是否设置了差分终端匹配（DIMM 模块常用这种匹配方式），一般终端匹配电阻选取 100 120。4/13 序号序号 描述描述 是是/否否 7 推荐时钟差分线上放置 5pF 电容。假如是 DIMM 模式，电容应尽可能靠近DIMM 连接器放置；假如是分离 DDR 芯片模式，电容应尽可能靠近 DDR 芯片放置。VTT相关相关 8 VTT载流平面的大小（线宽），应视终端匹配方案来设计。具体见终端耗能小节。9 VTT稳压器是否能满足稳定的、瞬态的电流需求？10 VTT电源平面是否有合适的去耦电容，例如高频去耦电容？每一个 4 联排阻或 4

4、 个分离电阻都至少放置一个低 ESR 电容或两个标准的去耦电容。除此之外，在每一个 VTT（局部）电源平面上都应至少放置一个 4.7uF 电容。推荐 VTT（局部）电源层布置在顶层（top），这样寄生电感会更低。假如 VTT（局部）电源层布置在了内层，那么我们需要布置更多的电容来抵消寄生电感，满足大的瞬态电流变化。11 每个 VTT电源层是否布置了板级去耦电容？容值一般选择在 100uF 200uF。12 VTT（局部）电源层应设置在 DDR 芯片末端，并且尽量靠近最后一个 DDR 芯片，最后，VTT的稳压器应与 VTT（局部）电源层尽量接近。13 VTT电源走线或覆铜（局部电源层）的宽度不小

5、于 150mils。VREF 15 VREF线宽是否合理，应该不小于 20mils。16 VREF是否远离了干扰，除此之外，还应与其他信号线保持至少 2025mil 的间距，如果布线允许，可以采用包地处理。17 VREF是否合理去耦，源端和终端都应布置一个 0.1uF 电容。18 VREF参考源是否会随 VDDQ、温度、噪声变化，这个变化是否满足 JEDEC 要求。19 VREF电流是否满足系统（DDR 和处理器）需求。20 如果采用电阻分压网络产生 VREF，那么请保证电阻阻值和至少 1%的精度。Routing 21 建议 DDR3 布线顺序如下：数据线/地址线/命令线 控制线 时钟线 电源

6、这种布线方式能使时钟线更容易的与其他信号组匹配。22 通用事项：DDR3 信号线不能跨越沟壕和无参考层区域。在参考层边缘的走线，这些走线与相应参考层边缘的距离不小于3040mils。不允许有大于 1/2 走线宽度跨越过孔 antipad。23 数据线组布线时，最好先布最外层（也是最长的走线），内层走线长度以外层为基准等长处理，毕竟外层有元器件，不方便走蛇形线。24 数据线/地址线/命令线的最长走线不应超过 7inchs。25 时钟线对是否被合理布置，允许所有时钟线对布置在同一个关键的层面。26 DDR3 数据总线包含 9 个通道，其中一个通道是 ECC 线，每通道的信号线应5/13 序号序号

7、描述描述 是是/否否 该在同一层布线，并且保证过孔数量的一致性。一些 DDR 芯片数据线接口是 32 位的。通道 0：MDQ（7:0），MDM（0），MDQS（0），（0）通道 1：MDQ（15:8），MDM（1），MDQS（1），（1）通道 2：MDQ（23:16），MDM（2），MDQS（2），（2）通道 3：MDQ（31:24），MDM（3），MDQS（3），（3）通道 4：MDQ（39:32），MDM（4），MDQS（4），（4）通道 5：MDQ（47:40），MDM（5），MDQS（5），（5）通道 6：MDQ（55:48），MDM（6），MDQS（6），（6）通道 7：MDQ（63

8、:56），MDM（7），MDQS（7），（7）通道 8：MECC（7:0），MDM（8），MDQS（8），（8）为了便于 DDR3 数据线的扇出，在布线时，我们可以将相邻通道的数据线布置在不同层，如图 1、图 2 所示。27 DDR3 数据线的阻抗控制和线间距 情况 1（低阻抗宽走线）：单端走线阻抗控制在 40 左右，低阻走线间距允许紧凑些，而不用过分担忧串扰问题。如果板子叠层或空间允许，可以走更宽的线（78mils）。各数据线的间距控制在 1.52.0 倍的走线宽度。与非 DDR 信号线的间距控制在 4 倍线宽。情况 2（低阻抗细走线）：单端走线阻抗控制在 50。线宽控制在 5 6mils。

9、各数据线的间距控制在 3 倍线宽（5mil 时）或 2.5 倍线宽（6mil 时）。与非 DDR 信号线间距空控制在 4 倍线宽，甚至更高。28 检查 DDR3 数据线长度匹配 对于 MPC8572 和 MPC8536，组与组间匹配长度应控制在 0.1inch 以内。对于其他芯片，组与组间匹配长度应控制在 2.0inch 以内。29 组内数据线匹配长度应控制在 20mil 以内，并且需要参考到相对应的MDQSx/x。30 DDR3 数据线在做蛇形走线等长匹配时，应该保证蛇形走线间至少有 25mil的间距。31 MDQS/布线 注：有些芯片可能是单端走线，而非差分走线形式。匹配差分线的每一段长度

10、，并保证 MDQS/长度差别小于 10mils。在现有 PCB 叠层下，通过保证线宽线间距不变来保证走线阻抗维持不变。布线时禁止靠近具有干扰性的信号线或高速开关器件，例如时钟源、振荡器等。差分阻抗控制在 75 95。6/13 序号序号 描述描述 是是/否否 差分线间距控制在 45mils。情况 1（低阻抗宽走线）单端走线阻抗控制在 40 左右，低阻走线间距允许紧凑些，而不用过分担忧串扰问题。与其他数据线保持 2 倍线宽。情况 2（高阻抗细走线）单端走线阻抗控制在 50。不要把 MDQS/分别走在不同层上，应该与相应通道走在同一层。32 DDR3 地址线/命令线/控制线组的阻抗控制和线宽线距 菊

11、花链拓扑，从 0 号芯片开始到第 n 号芯片顺序布线，0 号芯片连接最低位数据 DQ0:7，以此类推，n 号芯片连接最高位数据。菊花链拓扑需要在第 n 个 DDR 芯片后放置终端匹配电阻。关于物理/间距属性。与其他类似信号走线间距控制在 1.5 倍线宽到 2.0 倍线宽。与非 DDR 信号线距控制在 3 4 倍线宽。与其他类似信号间距控制在 3 倍线宽（5mil 时）或 2.5 倍线宽（6mil 时）。与非 DDR 线距控制在 3 4 倍线宽。需做等长处理。每个 DDR 芯片的信号线与时钟线最大相差 20mil。33 DDR3 差分时钟 差分对布线时，推荐遵循以下规则：两条线误差不超过 10m

12、il。目标单端阻抗控制在 40 50。低阻抗可以减小串扰。差分线间距依据叠层而设置。情况 1（低阻抗宽走线）：与其他信号走线间距控制在 4 倍线宽。情况 2（高阻抗细走线）：34 时钟差分对走线布置在同一层，并且有完整的地平面。7/13 序号序号 描述描述 是是/否否 35 所有时钟线间的长度匹配应控制在 25mil 以内。36 时钟差分对走线与其他信号走线间距应控制在 25mil 以上。37 假如使用了无缓冲 DIMM 模块，确保时钟对与 DIMM 槽的连接。单排 DIMM 需要 1 个时钟对，双排 DIMM 需要 2 个时钟对。MODT/MDIC 相关相关事项事项 38 确保 MODT 信

13、号连接是否正确：MODT（0），（0），MCKE（0）请连接到相对应的物理芯片。MODT（1），（1），MCKE（1）请连接到相对应的物理芯片。MODT（2），（2），MCKE（2）请连接到相对应的物理芯片。MODT（3），（3），MCKE（3）请连接到相对应的物理芯片。39 MDIC0 经 40（精度 1%）电阻连接到地，MDIC1 经 40（精度 1%）电阻连接到 DDR 电源。其他事项其他事项 40 上电复位引脚是否合理设置。并不是所有的 DDR 芯片都有外部上电复位引脚，有些芯片是不能和飞思卡尔芯片相配合使用的。带寄存器的带寄存器的 DIMM 拓扑拓扑（上述规则依然适用）41 如果 DDR 的设计方案采用 RDIMM 形式，那么在设计时应该保留有一个连接到 DIMM 插座的复位信号，该复位信号源自电源电压（power good）监控电路。到 DRAM 的复位电平是 1.5V L