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1、（1） 由方格0的值确定异或、同或；（2） 对称消除变量。（3） 类似棋盘格（异或同或、合并，阻塞法） 难以将卡诺圈画大。11、 多输出函数的化简：公共质蕴涵，表格法。12、 影射变量卡诺图（1）低位变量或出现最少的变量，；2） 画出函数的真值表；（3）画出影射变量卡诺图。组合电路分析13、 半加器14、 全加器15、 译码器 BIN/OCT16、 数据选择器 MUX17、 优先编码器 HPRI/BIN （内部逻辑的非）（1） nYx表示选通输出端：表示电路选通又有某个输入发生；（2） 可以通过扩展输出端和控制端来扩展编码范围：前一级的扩展输出端 nEx连到后- 级的选通输入端。组合电路设计1

2、8、 组合逻辑电路的设计方法（1） 列出真值表（注：对不确定输入或任意态做出正确的处理，置为 d或0）（2） 卡诺图化简（注：注意输入端是否允许出现反变量，和对于门电路的限制，多输出 等）在做出卡诺图之前最好先看一看输出和输入有什么关系，有时候19、 尽可能小的延迟：在积之和、和之积的表达式可以用两级门电路得到解决， 延迟相对小。20、 格雷码：只有一位数码发生改变。 可以避免冒险现象。（如果要徒手写格雷码的话，利 用对称补0和1的方法。）21、 （ P54）实用的卡诺图化简方法：（1） 在对称化简的时候，要注意将要被消去的项的另一项是不是与图对应的， 即图相同的时候，输入一个相同，另一个相反

3、 ；（2） 四个重复对称&普通对称（注：有 1、2 一组，2、3 一组的。）；（3） 行列分别看对称；（4） 别忘了最普通的异或！22、 复用：将部分输出作为其他部分输出的中间输入，以化简电路。23、 功能组合电路：使用功能选择端 S改变输入的选择端，通过2选1的电路实现功能转换。组合逻辑电路模块构成组合电路24、 数据选择器（1） 2n选1数据选择器可以实现一个包含 n+1输入变量的逻辑函数；（2） 找到一个在输出函数中只以原变量形式出现的输入，将这个变量作为数据选择器的 数据输入，就可以避免增加非门；（3） 如果选择输入端的变量在函数中被化简了的话，可以乘 a+na;注：（P60）的题目给

4、出函数可以再次利用卡诺图或公式 化简。25、 译码器（1） 2n个输出的译码器同其他逻辑门结合可以产生一个具有 n个输入的逻辑函数；（2） 考虑到外部输出是内部的 “非”，使用反演定理可以将最小项的和化成与非门形式输 出；（3） 数据选择器只能产生一个输出函数，而译码器可以产生多个输出函数（在事件中选 择所需要的来搭配与非门）。数字运算电路设计26、 加法器（1） 串行进位加法器：迭代设计的例子，但是降低系统速度；（2） 超前进位（并行处理）；（3） 改进：多级迭代的方法。27、 减法器（1） 有符号数表示一个负数的时候，采用补码形式表示。补码，将原数取反再加 1 （抛 弃进位）；（2） （

5、P67）加减器：控制信号利用异或门实现取原变量和反变量。超神奇的方法！28、 乘法器二进制相乘与十进制相乘相似，最后可以得到乘法的迭代单元。29、 除法器（没看）30、 数据比较器（1）迭代单元真值表包括输入、辅助输入、辅助输出；2）四位：考虑公共质蕴涵， COMP。31、 算数逻辑单元（没看）组合逻辑电路中的竞争-冒险1、竞争-冒险现象及其成因 竞争：两个输入信号“同时”向相反的逻辑电平跳变的现象。冒险：由于竞争而产生的毛刺信号。 （门电路有延迟。2、 检查竞争-冒险（静态冒险）现象的方法只适用于一个输入变量发生改变的情况（1） 代数化简法其他变量不改变，即设为 1或0。逻辑函数可以化简为

6、A、nA的函数（无论与、或、与非、 或非等）。（2） 卡诺图法：相切。（3） 计算机（4） 实验动态冒险：低-高-低-高，高-低-高-低。3、 消除竞争-冒险的方法（1） 接入电容：尖峰脉冲窄，滤波电容的存在使其无法产生峰值；（2） 修改逻辑设计（适用范围有限）：增加冗余项（卡诺图中增加包含相切线的卡诺圈）（3） 引入选通脉冲 S （可以消除所有冒险，包括动态和静态） ：S的高电平出现在电路达 到稳定之后。正常输出信号将变成脉冲信号，且它们的宽度与选通脉冲相同。触发器的基本逻辑类型及其状态1、 触发器和锁存器触发器：由时钟信号触发引起输出状态改变， 并且在下一次被触发之前始终不会改变的器件。

7、锁存器：输出状态不是由时钟信号触发， 或者虽然由时钟信号触发但在时钟信号的某个电平 下输出会随着输入改变而改变的器件。2、 RS触发器R:reset=1 Q=0, S:set=1 Q=1.输入端的逻辑非符号表示在方框外部的输入时逻辑 0有效，而在方框内部，都是逻辑1有效。3、 JK触发器4、 D触发器5、 T触发器6、 4种触发器的相互转换触发器的电路结构与工作原理1、 D锁存器（同步）将RS锁存器构成D锁存器。锁存状态为 CP从1到0转变时刻输入 D的状态。 输入输出关系似乎“透明”，称为透明锁存器。JK锁存器（同步）注意转变过程，就是变量的代换。JK=11,不能确定输出状态。（没看懂3tp

8、d?2、 主从触发器：有输出限定符号反应延迟情况。RS主从触发器（1） 将两个同步RS触发器串联起来构成主从型 RS触发器；（2） 在整个时钟脉冲的周期内输出状态保持不变；（3） 输出的状态变化发生在 CP脉冲由1-0的瞬间。（4） SR不能同时为1；（5） 输出不完全取决于 CP脉冲下降沿时刻的激励输入，如激励为 00时。JK主从触发器（1） 将主从型RS触发器的输出交叉反馈到激励输入；（2） 在整个CP=1期间，激励信号受到干扰，输出将受到严重破坏；（3） CP=1时，JK=11,只是在CP由0-1时刻发生一次翻转，因为反馈位置不同。3、边沿触发器：输出状态在时钟输入的上升沿或下降沿到来时

9、才发生变化，并且只有该时 刻的激励输入才能对触发器的输出状态产生影响。可以消除不正常触发带来的影响。小三角记号表示输入端的内部逻辑只在上升沿有效。（i） 维持-阻塞触发器维持-阻塞的RS触发器：特点P109；维持-阻塞的D触发器：省略了一条阻塞线；维持-阻塞的JK触发器：是通过 D的转换为JK直接置位端和直接复位端（异步置位和异步复位） ：预置和强行复位。（没有看）（ii） 基于门电路延时特性构成的边沿触发器：特点 P112,只在下降沿的极短时间内按触发器的状态方程进行状态转换，其他时间的激励输入对状态方程没有影响。（iii） 主从结构边沿触发器：主触发器只能反映输入的变化，不能记录输入的变化

10、。使用CMOS传输门：G=1，双向导通 G=0,截止。相当于开关；触发器的状态改变只发生在 CP上升沿，并且输出状态只同 CP脉冲上升沿瞬间的输入 D相 关。边沿触发器的动态特性最短时间周期=建立时间ts+传输延迟时间tpd（通常 tpdtH?触发器的基本应用1、 二进制计数器（异步，行波计数器） ：n个T触发器构成，分频（1） 用D构成T将自身的输出非作为本身的输入，后一级将前级触发器的输出的非作为本级的时钟。用JK构成TJK=11。（2） 翻转周期比它前一个的触发器周期长一倍；（3） 前级输出的下降沿引起后级触发器的翻转；（4） 脉冲分频电路，n级触发器可以构成 2n分频电路，如 n=3，

11、8MHz-1MHz。也称除法 计数器；（5） 前级触发器的输出的非作为时钟、上升沿触发：加法计数器。改变任意一个，都为减法计数器。如果同时改变两个，为加法计数器；（6） 动态冒险。2、 环形计数器（同步，移位寄存器型计数器） ：顺序改变驱动信号。 单输出为逻辑1。（1） 系统启动，RST=1,将第一个触发器预置为 1,其他为0;（2） 前一触发器的现态是后一触发器的次态；（3） 不断移位的感觉；（4） 同步，不存在动态冒险问题。3、 扭环型计数器： 错位（1） 与环形计数器的差别在于，最后一个触发器输出的非为第一个的输入；（2） 不存在竞争-冒险；（书上没说清楚？ P124）3）有几个触发器，

12、就维持几个时钟周期的逻辑 1。寄存器同步结构的时序电路。1、 并行输入与输出曰止津殡/去且异步丫冃零信号。逻辑符号：公共控制信号和 D触发器。2、 串行输入与输出（移位寄存器）（P126）实际的移位寄存器：可以并行输出的哦！左移：首先移入或移出移位寄存器的是 MSB （最高位）；右移：首先移入或移出移位寄存器的是 LSB（最低位）。并行输出之中左移右移的区分很重要。3、 累加器4、 寄存器构成延时单元1位数字序列检测电路：寄存器并行输出到比较器中。待检测序列可变，动态检测。亦可使用译码器，或退化成与门。（P129）例题 延时选通交换关系，合并的逻辑图。同步时序电路1、 两种基本模型米利模型：输

13、出与输入和现态相关；次态与现态和输入相关。摩尔模型：输出只与现态相关；区别：（1 ）根据上述情况，若输入与时钟同步，则两种模型的输出在整个时钟周期内均保持不变， 但米利模型比摩尔模型提前一个时钟周期改变输出。（2 ）若输入存在干扰，一般不会影响摩尔模型的输出，但可以影响米利模型的输出。（P140）在例子中，摩尔模型的设计，注意摩尔模型的 S4次态是回到不同的状态。而米利模型是。2、 两种模型的相互转换摩尔转换成米利：状态转换表加“ /输出”，合并相同状态（所有输入组合情况下的次态和输 出都一样，可进行状态合并）。米利转换成摩尔：输出同类状态和输出非同类状态，重新画状态转换图。3、 同步时序电路

14、的分析（1） 确定电路类型，给出触发器激励方程；（2） 将激励方程代入触发器特征方程，写出电路的状态方程（只有 1位状态，则现态标n；多于1位，表序号即可。）,同时写出输出方程；（3） 列状态转换表与转换图；（4） 分析，得到功能或时序图。验证功能正确性。4、 稳定米利模型输出的方法（1） 利用CP脉冲同输出相“与” ，CP=1取出有效信号。不能做到在整个时钟周期稳定。要求：触发器有效边沿为下降沿（ ？），在CP=1期间输入信号不能有变化。（2） 利用D触发器做缓冲寄存器。延迟一个节拍输出。在整个周期内稳定不变。若输入信号在整个时钟周期稳定，一般使用米利模型。5、 计数器电路：没有输入（除了辅助控制信号） 。