高级ASIC芯片综合文档格式.docx

1、这本书的第二版描述了一些使用Synopsys公司的一套工具在ASIC芯片设计中的高级概念和技术，包括ASIC芯片综合，物理综合，形式验证和静态时序分析等。另外，对ASIC的整个设计流程和沈亚微米（Very-Deep-Sub-Micron）设计技术作了详细的介绍。这本书的重点是在Synopsys 工具的实时使用上，用工具去解决在深亚微米尺寸领域的各种问题。将展示给读者解决在亚微米ASIC设计复杂问题的有效设计方法。重点就在HDL的编码风格，综合和优化，动态仿真，形式验证，可测性设计DFT扫描链的插入，版图设计的连接，物理综合和静态时序分析。在每一步，确定设计流程中每一段的问题，问题的解决方法并围

2、绕此问题展开详细的论述。另外，关于版图设计的关键问题，比如时钟的综合和最后的集成也作了较长篇幅的讨论。最后，这本书深入的讨论了基本的Synopsys技术库和编码风格，综合优化技术。 这本书的读者对象是刚刚工作的ASIC设计工程师和学习过ASIC大规模集成电路设计与可测性设计课程的高年级学生。这本书并不是想取代Synopsys的参考手册，而是为任何参与ASIC设计的人员而写。同时，这本书对那些没有版图能力或者自己有技术库但是需要其他公司来做后端集成和最终制造器件的计者（和公设司）都是很有用。因为到深亚微米技术会遇到各种各样的问题，本书提供了可选择的；这本书同时也介绍了设计人员对不同EDA工具商提

3、供的各种工具时所面临常见问题的解决方法。这本书中的所有Design Compiler命令都更新为Tcl版本的命令。为了尽量反映最新版（2000.11SP1）的Synopsys的这套工具，这些命令都作了及时的更新。各章概要 第一章简要介绍了用Synopsys 工具设计ASIC流程时各种不同平台。这个设计流程在此作了精简的描述，从概念到流片。这一章对那些想学习ASIC设计的整个流程但还没有钻研过芯片设计到集成的整个流程的设计者是非常有用的。第二章论述了第一章中描述的ASIC设计流程中的实践方面的问题。初学者可以把这一章作为指导手册。有使用Synopsys工具经验的设计者可以把这一章作为有益的参考。

4、没有使用Synopsys工具作综合经验的读者可以先跳过本章，在读完后续章节后再读这一章。综合的基本概念在第三章有详细的解释。这些综合术语的概念贯穿到后面的所有章节。读者将会发现这些信息非常有用，可以对这些工具及工具的使用环境有一个基本的理解。第四章对Synopsys技术库做了基本的讲述。设计这常常对技术库的技术细节不够了解，同时这些库包含了各种具有不同驱动能力的库单元。然而，一个拥有丰富单元的库往往决定了综合的最终质量。因此，这一章就从设计者的角度来讲述Synopsys技术库。集中讲述延迟的计算方法和其他技术，这些技术主要用来改变技术库的行为，提高综合的质量。合适的功能划分和好的编码风格是获得

5、好的输出结果的必然要求。第5章讲述了各种技术来指导读者该怎样做合适的功能划分来达到预期的优化目标。另外，这一章也讲述了HDL的编码风格，并举出多个附有点评的例子来引导读者编写出逻辑速度更快面积更小的设计。Design Compiler综合和优化所使用的命令在第6章作了描述。这一章包含了对Synopsys工具的初学者和有经验的人员都非常有用的信息。这一章注重实际应用。这一章列举了数个例子来指导读者对这些命令的使用。 第7章讨论了为满足时许和面积要求的优化技术。在老版本的DC和新版本的DC都有讲述，重点是新版本。重点讲述了Design Compiler 中采用的新的优化技术“TNS”。同时对各种逻

6、辑优化技术也作了详细介绍。另外，对不同编译策略的优点和缺点也给出了详细的讨论。可测性（DFT Design For Test）设计技术越来越成为ASIC设计工程师考虑的一大要素。第8章对当今设计界所使用的各种DFT技术作精简的描述，随后对使用Synopsys的Test Compiler 工具作器件的扫描插入给出了详细介绍。介绍了Design Compiler做扫描链插入的命令。介绍一些指导方针来处理DFT设计的中的各种问题。第9章介绍了Design Compiler与后端版图的连接特性，描述了前端和后端工具的接口。同时，这一章介绍了设计中版图优化的一些策略。这包括in-place和locati

7、on优化技术。更进步，列出一节专门讨论时钟树的插入和时钟树的转移的相关问题。这一章对那些不打算自己做版图而希望学习布局布线过程和整个芯片集成技术的设计者或公司都是极其有用的。物理综合技术的引入，迅速的改变了传统的综合方法。第10章详细描述了物理综合技术。这一章描述了各种得到优化结果的物理综合方法。为了理解物理综合的流程，建议读者先去读一些好传统设计流程相关的章节（尤其是第9章），然后再来读这一章。将这一章讲述的流程和传统的流程做一个比较学习。为了使用这个新的工具，本章列出了一些脚本的例子来说明使用方法。第11章的标题是 SDF（标准延时文件）文件的产生：为了做动态时许仿真，这一章描述了用Des

8、ign Compiler 或 PrimeTime产生SDF文的过程。有一节讲述SDF文件的语法格式，接下来详细讨论在版图前和版图后的SDF文件的产生过程。另外，为了更好的帮助设计人员获得成功的仿真，这章还给出了一些新的思想和建议。这一章对那些做动态仿真和形式验证来验证设计功能的设计者非常有用。第12章给读者介绍了用PrimeTime做静态时序分析的基本知识。这包括其中一节讲述了使用PrimeTime的Tcl语言。同时描述了用PrimeTime完成静态时序分析的一些命令，这些命令对设计人员找出设计中可能存在的违反时序的错误也是很有帮助的。设计出可靠工作的芯片的关键一步就是对特定的设计能够成功的做

9、完静态时序分析。这种能力使得静态时序分析成了整个设计流程中最重要的一步而且成为很多设计者公认的判断ASIC销售商的标准。第13章主要讲述了用PrimeTime做静态时序分析的一些基本的高级的论题。这一章很有效的说明了在整个设计流程中版图前和版图后PrimeTime的使用。另外，列举了许多例子来说明在各种假定情况下的报告和建议设置分析。这一章对那些想从传统的动态仿真分析法向静态分析法设计转移的设计者非常有用。对那些想用PrimeTime对设计做更深入的分析的读者也很有帮助。这本书中用到的一些约定 所用Synopsys的命令都是用Ariel字体打印的。这包括所有例子中的综合脚本和时序分析脚本。命令

10、行的提示符使用Courier New字体打印的。例如：dc_shell 和 pt_shell一些命令中使用的选择值都用三角括号括起来了。总之，这些值在命令使用之前必须被具体的取值替换掉。set_false_path from -to 反斜杠“”表示本行写不完下一行继续，而竖杠“|”字符表示“或”的关系。 例如：compile map_effort low | medium | high -incremental-mapping无论那里，关键字都是斜体的（italicized）。需要强调的主要论题或观点都用下划线或粗体字表示。致谢没翻译关于作者Himanshu Bhatnagar 是位于美国加利

11、佛尼亚州新口海滩Conextant Systems公司ASIC设计小组的领导者。该公司是世界上最大的专注于电子通信半导体产品的供应商。作者利用最新的高性能的Synopsys公司和其他公司的EDA工具来研究下一代的ASIC设计流程和设计方法学。 加入Conexant公司之前，作者在新加坡的特许微电子公司和位于法国格勒诺布尔市的公司总部工作。他在英国威尔士Swansea大学完成了他的电子与计算机科学学士学位，在美国的Clemson大学完成了大规模集成电路设计的硕士学位。 1ASIC设计方法学随着深亚微米半导体器件尺寸的缩小，传统的设计方法变得越来越困难。除此之外，在同一个晶元中集成了越来越多的晶体

12、管，这使得设计功能的验证非常困难，甚至不能确认设计的功能正确与否。另外，在关键的产品上市时间的压力下设计周期没有变化，或者被持续的缩短了。为了解决这些问题，发展了新的设计方法和设计工具，使ASIC设计方法容易使用。这一章的主要作用就是带领读者认识在亚微米领域芯片设计的不同阶段。同时对改进设计流程的一些技术也作了介绍。 从这本书的上一版开始，Synopsys公司又介绍了另外一个叫做物理综合（Physical Compiler）的工具。在这个工具中，综合和布局的处理更加紧密。因此，相对传统的设计流程有了很大的改变。这一章向读者强调了这些新技术的重要性，解释了为什么这些新技术在整个设计流程中达到设计

13、最优化的必须性和这些新技术怎样缩短整个设计周期。因为这个工具对IC设计界来说还是陌生的，到现在为止，还没有100%的融入到设计界，所以对传统的设计流程和新的设计流程都作了讨论。 这一章主要在ASIC设计流程的基础上讲述整个综合过程，从RTL级代码到最后的流片。讨论了传统设计流程和物理综合流程。1.1 传统的设计流程下面讲述传统的ASIC设计流程包含的步骤。流程图1-1说明了整个设计流程，下面加以讲述。以后的章节将更加详细的讲述和综合有关的话题。1. 结构和电气规范。2. RTL级的HDL编码。3. 为包含存储元件的设计做可测性DFT和存储自测试BIST的插入。4. 为了确保设计功能正确，做全面

14、的动态仿真。5. 设计环境的设定。这包括技术库的使用和其他和环境有关的属性设置。6. 使用Design Compiler对设计进行扫描链插入（可选择JTAG），设计约束和综合。7. 使用Design Compiler自带的静态时序分析工具对设计做模块级的静态时序分析。8. 使用Formality工具对设计进行形式验证，比较RTL和综合后的网表。9. 使用PrimeTime工具对整个设计进行版图前的静态时序分析。10. 使用版图实现工具对提取的时序约束进行反标。11. 在时序驱动下进行初步的单元布局，时钟树的插入和全局布线。12. 把时钟树转化为DesignCompiler内部的原始设计网表。1

15、3. 用DesignCompiler对设计进行局部优化。14. 使用Formality工具对设计在综合后的网表和插入时钟树的网表进行形式验证。图1-1 传统ASIC设计流程15. 在做过全局布线后（图中第11步）的版图中提取估计延时信息。16. 把从全局布线后的设计中提取的估计时间数据反标给PrimeTime。17. 在PrimeTime中使用从全局布线后提取的估计延时信息对设计进行静态时序分析。18. 对设计进行局部的布线。19. 对局部布线后的设计进行延时信息的提取。20. 把上一步提取的延时信息反标到PrimeTime中。21. 使用PrimeTime对版图后的设计进行静态时序分析。22. 使用版图后的延时信息对版图后的设计进行门级的功能仿真。（如果有要求）23. 电气规则（LVS