基于FPGA的嵌入式数字存储示波器Word下载.docx

1、摘要：本设计是以FPGA为核心，结合衰减电路、程控放大电路、ADC采样、整形测频电路以及VGA显示模块实现了双通道数字存储示波器的设计。用户可以获取当前输入波形的峰峰值、频率等信息，另外用户可以对波形实现存储和回显功能。双通道的设计使得用户可以同时观察和对比两路波形，设计时充分利用了FPGA的高速数据处理能力，嵌入了诸多IP软核组成SOPC系统，尤其是NiosII软核的嵌入，使得在一块FPGA上完成了数据采集、存储、处理、显示等所有功能，使得系统更为简洁、稳定。关键词：FPGA NiosII SOPC VGA ADS830E1、 引言数字存储示波器（Digital Storage Oscill

2、oscopes，简称DSO）是随着数字模拟电路技术和数字处理技术（尤其是微型计算机的发展）的发展而日益强大的一种具有存储波形功能的示波器。和传统示波器相比，数字示波器具有体积轻巧功耗低、使用方便且波形可存储，对波形可以进行复杂数学分析等优点。在诸多领域中，数字示波器已经完全取代模拟示波器，但是在国内，数字示波器的市场一直为外国厂商（安捷伦、泰克等）虽占据，而且价格不菲，这样，对于像我们学生这样的消费者根本无法支付，那么，本文就基于此，研究探讨了一种基于FPGA的DIY示波器的方案。经过我们的不断测试，在低端场合，这样一款数字示波器完全合乎需求。2、 方案设计2.1总体方案描述系统的组成框图如图

3、2.1所示，包括输入信号耦合选择、双路程控衰减放大、数据采集存储、数据处理、数据显示等部分。信号分别从通道1、通道2输入，送入程控放大（衰减）电路进行放大（衰减），再对被放大（衰减）的信号进行电平调整后，送入高速ADC对信号进行采样，FPGA则用于完成系统高速采样信号的存储及分频，并将波形显示在显示模块上。从程控放大器输出的信号一路送入ADC，另一路送入整形电路对输入信号进行整形，作为测频率的待测信号送入FPGA，进行频率测量。图2.1 系统组成框图2.2程控衰减放大电路程控放大电路的作用是对输入信号进行衰减或放大调整，使输出信号电压在ADC输入电压要求范围内，达到最好的测量与观察效果。这个示

4、波器程控放大电路对放大衰减倍数的控制完全不通过继电器的切换实现，改进了耗电量大、噪声大等缺点。放大部分使用了增益可编程调节的运放，即放大倍数由FPGA直接控制，不仅控制方便而且可以用软件对放大倍数进行补偿，控制更加灵活。2.3 A/D转换模块采用ADS830E。ADS830E是8位高速度、高精度、高带宽的A/D转换器，最大采样速率达60Mhz。每个时钟周期进行一次数模转换，所以采样速率就是时钟频率，方便计数及控制。2.4方法误差分析可能引起本系统测量误差的干扰形式包括：输入信号与本振的自身组合干扰（也叫噪声干扰）；外来干扰与本振的组合干扰（也叫副波道干扰、寄生通道干扰）；外来干扰互相形成的互调

5、干扰，外来干扰与输入信号形成的交叉调制干扰（交调干扰），阻塞、倒易混频干扰等。3、 理论分析与参数计算3.1采样速率最大采样速率指单位时间内完成的完整AD转换次数，常以频率表示，采样频率越高，说明其捕捉信号的能力越强。常以下面公式推算： （3.1）ADS830E的最大采样速率60Mhz,本设计要求水平分辨率范围为25ms/div500ns/div，每格取样数要求为25，由MCU初始化FPGA可实现25ms/div、10ms/div、5ms/div、2.5ms/div、1ms/div、500s/div 、250s/div 、100s/div、50s/div 、25s/div 、10s/div、5

6、s/div、2.5s/div、1s/div、500ns/div的采样率，采用1-2-5步进，满足设计要求。3.2垂直灵敏度本设计中垂直分辨率为8b，显示屏的垂直刻度为8div，因此使用8位的A/D即可满足要求。即垂直方向共256点，而VGA显示屏分辨率为320*240，所以分辨率为30点/div。因为ADS830的测量范围1.53.5V，则示波器幅度轴上的8div对应的峰-峰值为2V的信号，即0.25V/div,由此可计算出每一档的垂直灵敏度所对应的信号放大倍数。3.3扫描速度扫描或水平转移因数，是指示波器显示在水平方向上每格所代表的时间值，以ms/div, us/div表示。水平分辨率指示波

7、器在进行T测量时所能分辨的最小时间间隔值。4、 系统硬件、软件设计4.1硬件设计该系统由信号幅度衰减、程控放大、数据采集存储、数据处理、数据显示模块、按键模块等组成。4.1.1双路程控衰减放大电路模块由于经常要观测幅度较小的电压波形信号，示波器的灵敏度设计得较高，但当需要观测幅度较大的信号时，就必须接入衰减器。对衰减器的要求是输入阻抗高，同时在示波器的一个通频带内衰减的分压比均匀不变。为此我们选用高速可编程增益放大器THS7002。THS7002每个通道都是由一个独立的低噪声的输入和一个可编程的增益放大器前级放大器（PGA）组成。前置放大器是一种具有电压噪声和100-MHz带宽的电压反馈放大器

8、。通过改变可编程的增益放大器 （PGA）的GA、GB、GC的取值，可以得到8种不同的增益，另外PGA提供了两个高与低的输出夹保护,防止输出信号从摆动的共模输入范围外的一个模拟数字的变换器。PGA提供了在整个增益/衰减范围内保持一个70-MHz带宽和3分贝相对不变。独立关机控制还提供了对权力的保护和复用。这些设备的操作在较宽4.5V-16V对电源电压范围。其电路原理图如图4.1所示图4.1程控衰减放大电路原理图4.1.2 A/D转换模块此模块包括一个由OPA891末级输入和ADS830E模数转换电路。末级输入电路主要作用是将变化电压输入的基准值，以满足ADS830E的要求。高速ADS830E外围

9、电路简单，控制方便，控制采样时钟CLK即可控制采样速率，其原理图如图4.2所示。图4.2 A/D转换模块4.1.3整形电路模块整形电路的作用是将输入信号中的非矩形波（例如正弦波、三角波等）整形为可供FPGA定时器计数的方波，从而测得信号的频率。利用THS4021接成的迟滞比较器可以将不同频率的信号进行很好的整形。其电路图如图4.3所示。图4.3 整形电路模块4.1.4数据采集存储模块FPGA将转换数据存入先进先出的数据缓冲区（FIFO）的输入数据总线上，FIFO通过把满标志位和空标志位送给CPU进行判断是否读数，当把满标志位发送给CPU时，CPU开始读数；当把空信号给CPU时，就不再读数。FP

10、GA负责整个系统，它的另一个重要的作用就是检测输入波形的幅值和频率。通过自身的A/D，采集电压跟随器之后和自动增益之后输入波形的正峰值，然后CPU内部进行比较计算得到它的放大倍数，就可以还原出输入波形的幅值。这样就可以在显示器上显示正确的波形。4.1.5 VGA显示模块本设计采用VGA作为显示模块。显示模块是整个显示控制器的重要组成部分。各个模块的输出数据都要经过该模块处理后送到显示器。显示模块在VGA显示控制器中起着至关重要的作用。 显示模块的输出信号直接连到VGA接口，它是控制器与显示器进行通信的桥梁。显示区可以利用行、场同步信号的计数器,在图像有效区间内按照图片的大小划定行和列的起始坐标

11、和终止坐标。本设计使用和行、 场计数器相同频率的时钟信号作为图像地址计数器的时钟,当扫描信号到达显示图片的区间时,图像地址计数器开始计数,同时从外部SDRAM里的相应位置读出数据送往显示器进行显示。传统的VGA图像显示方法在图像传输的过程中需要CPU不断地对所传输的图像数据信号进行控制， 造成了CPU资源的浪费，而采用FPGA设计的VGA显示控制器，不需要依赖计算机进行相应的控制， 因此节省了计算机的处理过程，加快了数据的处理速度，增强了系统的可靠性和设计的灵活性。同时，可移植性好，节约了硬件成本，使系统升级方便，扩展了应用范围。4.1.6 按键模块本设计采用18独立按键作为输入控制模块。18

12、个按键分为通道1控制模块，通道2控制模块，水平采样控制模块以及系统控制模块，布局合理美观。当按下按键时，程序进入相应的中断状态，对输入波形的显示进行调节，包括对通道1、通道2的开关，垂直灵敏度选择，扫描时间、数据存储与显示等调节功能。4.2软件设计4.2.1软件流程图本系统以Noise II CPU为顶部控制器，FPGA为底层控制器进行数据的采集和等精度测量。采用C语言对Noise II CPU进行编程，Verliog HDL对FPGA进行编程。程序主要起导向和决策的作用，它控制整个系统稳定协调的运作。系统各种功能主要通过调用具体的子程序来实现。C语言流程图如图4.4所示。图4.4 主要程序流程图4.2.2 SOPC Builder各个功能模块图4.5 Builder各个功能模块4.2.3产品硬件资源利用情况图4.6 产品硬件资源利用情况5、 附录5.1系统部分电路图5.2硬件结构图5.3实物图5.4测量100KHz的方波和正弦波5.5参考文献1 周立功.SOPC嵌入式系统实验教程（一）M.北京航空航天大学出版社,2006.2 李兰英.NIOSII嵌入式软核SOPC设计原理及应用M.北京航空航天大学出版社,2006.3 谭浩强.C语言程序设计M.清华大学出版社,2000.4 常晓明,李媛媛.Verilog HDL工程实践入门M.北京航空航天大学出版社,2005.