电梯控制器Verilog语言.docx

1、电梯控制器Verilog语言 数字系统设计大作业 题目：电梯控制器 姓名：温庆 学号：031241214 班级：0312412 指导老师：黄双林摘 要电梯作为垂直方向的交通工具，在高层建筑和公共场所已成为不可或缺的设备。中国是全球最大的电梯市场，也具有最强的电梯生产能力，但由于缺乏自主知识产权和核心技术，自主品牌占市场的份额很少。因此要加大对电梯技术的创新和发展，提升电梯的性能，就需要引进更好的技术，电梯控制器就是很好的装置，大力开发控制器是很必要的。 电梯的微机化控制主要有以下几种形式：PLC控制；单片机控制；单板机控制；单微机控制；多微机控制；人工智能控制。本次课程设计采用了EDA技术进行

2、操作EDA技术打破了软件和硬件间的壁垒，使计算机的软件技术与硬件实现、设计效率与产品性能合二为一，它代表了电子设计技术和应用技术的发展方向。本设计采用Verilog HDL语言的编程技术，源程序Altera公司的Quartus II软件仿真。关键字：EDA技术; Verilog HDL语言; Quartus II软件正文1设计目的及要求1、进一步巩固理论知识，培养所学理论知识的在实际中的应用能力；掌握EDA设计的一般方法；熟悉一种EDA软件，掌握一般EDA系统的调试方法；利用EDA软件设计一个电子技术综合问题，培养Verilog HDL编程、书写技术报告的能力。为以后进行工程实际问题的研究打下

3、设计基础。2、设计一个6层电梯控制器电路，用数码管显示电梯所在楼层号，电梯初始状态为第一楼层；每楼层电梯外都有上、下楼请求开关，电梯内设有乘客到达楼层的请求开关、电梯所处楼层、上升模式及下降模式的指示；电梯每2秒升降一层，到达有停站请求的楼层后，经4秒电梯门打开，开门指示灯亮，开门4秒后，指示灯灭，关门，关门时间3秒，电梯继续运行。可以通过快速关门和关门中断信号控制；能记忆电梯内外的请求信号，当电梯处于上升模式时，只响应比电梯所在位置高的楼请求信号，直到最后一个上楼请求执行完毕，再进入下降模式。2设计原理2.1 设计实现原理根据系统设计要求，并考虑到系统的可检验性，整个系统的输入输出接口设计如

4、图1所示：系统工作用2Hz基准时钟信号CLKIN,楼层上升请求键UPIN,楼层下降请求键DOWNIN,楼层选择键入键ST_CH，提前关门输入键CLOSE,延迟关门输入键DELAY，电梯运行的开关键RUN_STOP，电梯运行或停止指示键LAMP,电梯运行或等待时间指示键RUN_WAIT,电梯所在楼层指示数码管ST_OUT,楼层选择指示数码管DIRECT。 DTKZQCLKIN LAMPUPIN DOWNINST_CH1 RU_WAITCLOSE ST_OUTDELAY DIRECTRUN_STOP图 1. 电梯控制器DTKZQ的输入输出接口图各输入端口的功能如下：CLKIN:基准时钟信号，为系统

5、提供2Hz的时钟脉冲，上升沿有效；UPIN:电梯上升请求键。由用户向电梯控制器发出上升请求。高电平有效；DOWNIN:电梯下降请求键，由用户向电梯控制器发出下降请求。高电平有效；ST_CH2.0:楼层选择键入键，结合DIRECT完成楼层选择的键入，高电平有效；CLOSE:提前关门输入键。可实现无等待时间的提前关门操作，高电平有效；DELAY: 延迟关门输入键。可实现有等待时间的延迟关门操作，高电平有效；RUN_STOP:电梯运行或停止开关键。可实现由管理员控制电梯的运行或停止，高电平有效。一下为输出端口：LAMP:电梯运行或等待指示键，指示电梯的运行或等待状况。高电平有效；RUN_WAIT:电

6、梯运行或等待时间指示键，指示电梯运行状况或等待时间的长短，高电平有效；ST_OUT:电梯所在楼层指示数码管，只是电梯当前所在的楼层数。即16层，高电平有效；DIRECT:楼层选择指示数码管，指示用户所要选择的楼层数，高电平有效。2.2项目分块及其实现方案电梯的控制状态包括运行状态停止状态及等待状态，其中运行状态又包含向上状态和向下状态。主要动作有开、关门，乘客可通过键入开、关门按键，呼唤按键，指定楼层按钮等来控制电梯的行与停。据此，整个电梯控制器DTLZQ应包括如下几个组成部分：时序输出及楼选计数器；电梯服务请求处理器；电梯升降控制器；上升及下降寄存器；电梯次态生成器。该电梯控制器设计的关键是

7、确定上升及下降寄存器的置位与复位。整个系统的内部组成结构图2所示。图2. 电梯控制器的内部组成结构图 图3. 电梯控制器系统框图2.3电梯控制器的流程图图4 总流程图 图5 电梯控制主流程图3设计内容3.1基本状态设计1、采用信号并置处理很多输入信号的方式：always (call_up_1 or call_up_2 or call_up_3 or call_up_4 or call_up_5) up_all=1b0, call_up_5, call_up_4, call_up_3, call_up_2, call_up_1; /将各下降请求信号实时地合并(1楼为底层,无下降请求,考虑到通用性

8、,将第1位填零) always (call_down_2 or call_down_3 or call_down_4 or call_down_5 or call_down_6) down_all=call_down_6, call_down_5, call_down_4, call_down_3, call_down_2, 1b0; /将各停靠请求信号实时地合并 always (request_1 or request_2 or request_3 or request_4 or request_5 or request_6) request_all=request_6, request_5

9、, request_4, request_3, request_2, request_1;2、通过参数定义把信号并置的方法和有限状态机联系起来parameter WAIT=7b0000001, UP=7b0000010, DOWN=7b0000100, UPSTOP=7b0001000, DOWNSTOP=7b0010000, OPENDOOR=7b0100000, CLOSEDOOR=7b1000000; /定义楼层的符号常量 parameterFLOOR1=6b000001,FLOOR2=6b000010,FLOOR3=6b000100, FLOOR4=6b001000, FLOOR5=6

10、b010000, FLOOR6=6b100000; parameter TRUE=1b1, FALSE=1b0;/定义门打开和门关闭的符号常量 parameter OPEN=1b1, CLOSED=1b0;/定义电梯上升，下降和静止的符号常量 parameter UPFLAG=2b01,DNFLAG=2b10,STATIC=2b00;3、采用了七个状态实现了有限状态机图6.状态转换图黑线：WAIT TO UP TO UPSTOP TO OPENDOOR TO CLOSEDOOR TO WAIT粉红线：WAIT TO DOWN TO DOWNSTOP TO OPENDOOR TO CLOSEDO

11、OR TO WAIT 3.2模块设计1、电梯主控制器模块elevator_controller：此段智能电梯控制器由三个重要部分组成的。（a）信号并置部分，完成对5路向上请求、5路向下请求、6路内部请求的信号并置，化繁为简。（b）三段式有限状态机部分。在有请求的情况下，电梯控制器还要根据电梯的当前状态和当前的楼层去判断电梯的下一步该如何运作。（c）计数器部分。完成电梯的开门、关门的时间管理。 图7.电梯主控模块2、分频模块frequence_div：这段分频器完成对50Mhz的1分频操作。采用传统的“一半就翻转”的计数技巧。 图8.分频模块3、数码管译码模块3.3波形仿真 1、当电梯处于初始状

12、态时，电梯在高层有向下的请求时：图92、当电梯停在6楼处于等待状态时，在1楼和2楼同时有向上的请求时：图103、当电梯停在1楼处于等待状态时，在6楼和5楼同时有向下的请求时：图114、当电梯停在6楼时，有在5楼的向下的请求时，电梯应该先到五楼，电梯内部请求到1楼，如果电梯在下降的过程中，有在2楼的向上的请求时，电梯应该先相应内部请求，然后相应外部请求：图125、电梯的强制运行按钮forbid：图13总结与致谢通过本次课程设计进一步熟悉Quartus II软件的使用和操作方法，以及硬件实现时的下载方法与运行方法；对Verilog HDL语言的自顶向下设计方法有了进一步的认识，对其中的许多语句也有

13、了新了解，掌握；对自己独立思考和解决问题的能力也有了很大的锻炼。短暂的课程设计就要结束了，在此，感谢所有在学习和生活中给予我关心和帮助的人们。首先我要感谢杨红娟、王涛两位位老师，本次课程设计设计的选题、课题调研与撰写工作实在和老师的指导下完成的。和老师渊博的知识、严谨的治学态度、一丝不苟的工作作风、和不厌其烦的精神对我影响至深，使我受益终生，在此我向和老师表示崇高的敬意和衷心的感谢。其次，在我的课程设计期间，同课题的同学都给予了我热情的帮助和无私的指导，在此向这些同学们表示衷心的感谢。最后，向所有曾给予我关心和帮助的老师和同学们再次致以最衷心的感谢，向参加报告评审、答辩的老师表示衷心的感谢和崇

14、高的敬意。参考文献1 黄仁欣EDA技术实用教程北京：清华大学出版社，20062 潘松，黄继业EDA技术与VHDL北京：清华大学出版社，20093 江国强编著EDA技术与应用（第三版）.北京：电子工业出版社，20104 夏宇闻编著Verilog HDL数字系统设计教程.北京：北京航空航天大学出版社，20085 周祖成，程晓军，马卓钊编著数字电路与系统教学实验教程北京：科学出版社，20106 周润景，苏良碧基于Quartus II 的数字系统Verilog HDL设计实例详解北京：电子工业出版社，20107 (美国)Sanir Palnitkar 译者：夏宇闻 胡燕祥 刁岚松Verilog HDL

15、数字设计与综合（第2版）北京：电子工业出版社，20098 云创工作室Verilog HDL程序设计与实践北京：人民邮电出版社，20099 刘福奇，刘波Verilog HDL应用程序设计实例精讲北京：电子工业出版社，200910 张延伟，杨金岩，葛爱学verilog hdl程序设计实例详解北京：人民邮电出版社，2008附录1、分频模块module frequence_div(cp_50M,cp_1); input cp_50M;/板子提供的最高时钟 output cp_1;/要求得到的秒脉冲 reg 27:0 counter_1;/计数器 reg cp_1;/类型声明 always(posedge cp_50M) begin if(counter_1=28h17D7840)/50M的一半到了，秒脉冲翻转 begin cp_1=cp_1;/翻转 counter_1=28h