数字电路课程设计 2文档格式.docx

1、当启动开关断开时，计数器开始计数；当暂停、连续开关拨在暂停位置上时，计数器停止计数，处于保持状态；当暂停、连续开关拨在连续时，计数器继续递减计数。系统设计框图如图下图所示。秒脉冲发生器计数器译码显示控制电路报警电路四、各个电路的功能分析1、显示电路此电路通过74LS192的输出：QA、QB、QC、QD直接连4管脚LED灯，直接输出，可以简化电路。2、脉冲产生电路（555定时器）电路组成及其引脚NE555为8脚时基集成电路，各脚主要功能（集成块图在上面） 1地GND 2触发TRI 3输出OUT 4复位RST 5控制电压CON 6门限（阈值）THR 7放电DIS 8电源电压Vcc555的工作原理它

2、含有两个电压比较器，一个基本RS触发器，一个放电开关T，比较器的参考电压由三只5K的电阻器构成分压，它们分别使高电平比较器C1同相比较端和低电平比较器C2的反相输入端的参考电平为和。C1和C2的输出端控制RS触发器状态和放电管开关状态。当输入信号输入并超过时，触发器复位，555的输出端3脚输出低电平，同时放电，开关管导通；当输入信号自2脚输入并低于时，触发器置位，555的3脚输出高电平，同时放电，开关管截止。 是复位端，当其为0时，555输出低电平。平时该端开路或接 Vco是控制电压端（5脚），平时输出作为比较器A1的参考电平，当5脚外接一个输入电压，即改变了比较器的参考电平，从而实现对输出的

3、另一种控制，在不接外加电压时，通常接一个0.01的电容器到地，起滤波作用，以消除外来的干扰，以确保参考电平的稳定。 T为放电管，当T导通时，将给接于脚7的电容器提供低阻放电电路.555电路的引脚功能触发阈值复位IS放电端输出H导通L原状态截止555定时器主要是通过外接电阻R和电容器C构成充、放电电路,并由两个比较器来检测电容器上的电压,以确定输出电平的高低和放电开关管的通断。这就很方便地构成从微秒到数十分钟的延时电路、以及多谐振荡器、单稳态触发器、施密特触发器等脉冲波形产生和整形电路。用555定时器构成多谐振荡器：8 476 555 321 5R1R2ucC+VDDuo0.01Fttw2tw1

4、T（a）（b）用555定时器构成多谐振荡器电路如图（a）所示。电路没有稳态,只有两个暂稳态,也不需要外加触发信号,利用电源VCC通过R1和R2向电容器C充电,使uC逐渐升高,升到2VCC/3时,uO跳变到低电平,放电端D导通,这时,电容器C通过电阻R2和D端放电,使uC下降,降到VCC/3时,uO跳变到高电平,D端截止,电源VCC又通过R1和R2向电容器C充电。如此循环,振荡不停, 电容器C在VCC/3和2VCC/3之间充电和放电,输出连续的矩形脉冲,其波形如图（b）所示。输出信号uO的脉宽tW1、tW2、周期T的计算公式如下:tW10.7（R1R2）CtW20.7R2CTtW1tW20.7（

5、R12R2）C3、计数电路（74LS192）74LS192芯片名称：可预置同步可逆BCD码计数器计数器是一个用以实现计数功能的时序逻辑部件，它不仅可以用来对脉冲进行计数，还常用做数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。74LS192 为可预置的十进制同步加/减计数器（双时钟），其清除端是异步的。当清除端（MR）为高电平时，不管时钟端（CPD、CPU）状态如何，即可完成清除功能；预置是异步的，当置入控制端（PL）为低电平时，不管时钟CP的状态如何，输出端（Q0Q3）即可预置成与数据输入端（P0P3）相一致的状态；计数是同步的，靠CPD、CPU同时加在4个触发器上而实现。在CPD

6、、CPU上升沿作用下Q0Q3 同时变化，从而消除了异步计数器中出现的计数尖峰。当进行加计数或减计数时可分别利用CPD或CPU，此时另一个时钟应为高电平。 当计数上溢出时，进位输出端（TCU）输出一个低电平脉冲，其宽度为CPU低电平部分的低电平脉冲；当计数下溢出时，错位输出端（TCD）输出一个低电平脉冲，其宽度为CPD低电平部分的低电平脉冲。 当把TCD和TCU分别连接后一级的CPD、CPU，即可进行级联74LS192 引出端符号 13 TCD 错位输出端（低电平有效）12 TCU 进位输出端（低电平有效） 4 CPD 减计数时钟输入端（上升沿有效） 5 CPU 加计数时钟输入端（上升沿有效）

7、14 MR 异步清除端 15,1,10,9 P0P3 并行数据输入端 11 PL 异步并行置入控制端（低电平有效） 3,2,6,7 Q0Q3 输出端计数电路选用两片中规模集成电路74LS192进行设计，74LS192是十进制计数器，具有“异步清零”和“异步置数”功能，且有进位和借位输出端。两片74LS192构成预置数的三十进制递减计数器，计数器十位接成三进制，计数器个位接成十进制，置数端A、B、C、D通过开关接高低电平，若接高电平可进行其他置数；此计数器预置数为（0011 0000）=（30）10，只有当低位端发出错位脉冲，高位计数器才做减计数。1片74LS192构成1秒减计数电路（即个位）。

8、74LS192的引脚图和功能表如图所示。它的计数原理是：时，个位 使加计数脉冲信号引脚CPu=1，计数脉冲加入个位74LS192引脚CPD脚，当减计数到零74LS192的端发出错位脉冲，使十位计数器减计数，当高、低位计数器处于全零时，CPD（DWN）端的输入时钟脉冲作用下，计数器再次进入下次循环减计数。4、控制电路（清零、置数、暂停、报警） 当计数器74LS192的清零端CLR=1有效时，即可实现对电路进行清零；而当清零端无效，置数端LOAD=0有效时，即可实现对电路的置数；通过接一与非门对555脉冲发生器输出端的脉冲信号进行控制，即可实现对整个电路进行暂停计时，为减小开关按键产生的机械抖动对

9、计时电路的影响，应接一RS锁存器；当计时器74LS193的借位输出端有效时，即可实现报警。报警电路，采用555产生1个输出频率为9.5HZ的脉冲发生器，经过74LS10的一个高电平促使发出光电报警。电路图2-5所示。图2-5 报警电路控制电路是30S倒计时设计的核心，电路如图2-6（a）（b）（c）所示。图（a）中，用2个与非门组成基本RS触发器，开关SW1控制计数器的置数，当SW1闭合时，触发器置低电平，送至74LS192的LD端和UP端，计数器的LD=0，计数器预置数，反之，计数器启动处于计数工作状态. 置数启动切换开关图（b）开关SW2控制计数器的暂停计数。74LS10输出端接74LS1

10、92（2）的DWN端。当SW2下合时，触发器输出低电平，与十位74LS192（1）的13脚BO端输出的高电平和555定时器输出的时钟脉冲一起通过三与门，使得三与门输出低电平，送至74LS192的4脚DWN端，令计数器停止工作，显示器上保持原来的数不变；当SW2上合时，74LS10门电路打开，脉冲信号送入计数器的减脉冲输入端，计数器继续累计计数.暂停/继续工作电路图（c）中，开关SW3控制计数器清零，SW3=“1”（下合）时，接高电平输出送至74LS192集成电路CLR端，计数器清零，反之，正常计数。清零/工作电路开关设置为了方便控制操作，灵活更改预置数范围，本设计使用了几个开关，其实际效用见表

11、2所示。表2开关设置一览表开关名称实际效用置数/启动切换开关，清零/工作切换开关，暂停/继续切换开关。表2 开关设置一览表开关名称实际效用SW1置数启动切换开关SW2暂停继续切换开关SW3清零工作切换开关五、总体电路图六、硬件电路安装、调试调试方法技巧：先弄555，调出1HZ频率，待用，在连192，控制电路，报警电路，开关设置。测试结果：调试开关，LED灯显示30。且有时值不动。调试中出现的问题：数字太过快速。原因及解决方法：电容C太小不是太好找，故用大电阻，顶替，以致使得RC是固定值，便于555脉冲产生1HZ频率。七、总结设计电路的特点和方案的优缺点特点：此电路用件少，分块清晰优点：用简单的

12、电路就可以实现课程要求缺点：RC值不太好确定，故555频率的产生不一定是1hz 需要慢慢调试八、心得体会在本次的课程设计中通过自己选题，找材料，分析、设计等，也掌一些软件的操作方法，这为以后的学习做了铺垫。整个设计实现了从单一的理论学习到解决实际问题的转变。通过本次的课程设计，我最大的收获就是提高了自身的动手能力，培养了我的寻求解决问题的能力和团队精神也增强了我其它方面的能力。在设计中，我充分应用我们所学的知识，例如：集成电路74LS系列、整定时器555等元件的应用。这次实践使我受益匪浅，在摸索该如何设计电路使之实现所需功能的过程中，特别有趣，培养了我的设计思维，增强了我的实际操作能力。在让我

13、体会到设计电路艰辛的同时，更让我体会到成功的喜悦和快乐。这次设计所用的的工具是protel99 SE、EWB,由于接触过这两个软件，所以画图和仿真就比较方便，使设计的质量得到了保证。课程设计提高我的综合动手能力和工程设计能力，它使我的理论知识得到了综合应用，培养我综合运用所学理论的能力和解决较复杂的实际问题的能力。电子技术发展呈现出系统集成化，自动化，设计自动化，用户专业化和测试智能的优势，作为一个大学生。我们必须时代的发展，这使我们必须要扩展自己的知识，并利用计算机来辅助分析和设计，这对我们是有益的。课程设计的自主设计、学习和研究过程中，通过写课程设计的总结报告，初步训练我的书面表达能力。组织逻辑能力，这些技能应用性强，对我的将来就业和进一步发展帮助较大。同时也加强了对课本知识的理解