东北大学秦皇岛分校计算机组成原理课设.docx

1、东北大学秦皇岛分校计算机组成原理课设东北大学秦皇岛分校计算机组成原理课设29MOV A, R?011100将寄存器R?的值送到累加器A中42JZ MM101001MM当零标志R_Z=1时,跳转到MM地址 2、模型机硬件设计：输出寄存器OUT 3、逻辑电路设计：带异步清零和计数使能的8位二进制计数器2.前言1、 融会贯通计算机组成原理课程的内容，通过知识的综合运用，加深对计算机系统各个模块的工作原理及相互联系的认识；2、 学习运用VHDL进行FPGA/CPLD设计的基本步骤和方法，熟悉EDA的设计、模拟调试工具的使用，体会FPGA/CPLD技术相对于传统开发技术的优点；3、 培养科学研究的独立工

2、作能力，取得工程设计与组装调试的实践经验。3.设计主体【系统设计】整机逻辑结构框图图1芯片引脚：图2cpu逻辑结构框图：图3【设计指令系统】1、 指令系统设计表2第6条指令：ADD A,R?指令类型：算术运算指令寻址方式：寄存器间接寻址第23条指令：AND A, MM指令类型：逻辑运算指令寻址方式：存储器直接寻址第29条指令：MOV A, R?指令类型：数据传送指令寻址方式：寄存器直接寻址第42条指令：JZ MM指令类型：程序跳转类指令寻址方式：存储器直接寻址2、微操作控制信号1、XRD ： 外部设备读信号，当给出了外设的地址后，输出此信号，从指定外设读数据。2、EMWR： 程序存储器EM写信

3、号。3、EMRD： 程序存储器EM读信号。4、PCOE： 将程序计数器PC的值送到地址总线ABUS上(MAR)。5、EMEN： 将程序存储器EM与数据总线DBUS接通，由EMWR和EMRD 决定是将DBUS数据写到EM中，还是从EM读出数据送到DBUS。6、IREN： 将程序存储器EM读出的数据打入指令寄存器IR。7、EINT： 中断返回时清除中断响应和中断请求标志，便于下次中断。8、ELP： PC打入允许，与指令寄存器IR3、IR2位结合，控制程序跳转。9、FSTC：进位置1，CY=110、 FCLC：进位置0，CY=011、MAREN：将地址总线ABUS上的地址打入地址寄存器MAR。12、

4、MAROE：将地址寄存器MAR的值送到地址总线ABUS上。13、OUTEN：将数据总线DBUS上数据送到输出端口寄存器OUT里。14、STEN： 将数据总线DBUS上数据存入堆栈寄存器ST中。15、 RRD： 读寄存器组R0-R3，寄存器R?的选择由指令的最低两位决定。16、 RWR： 写寄存器组R0-R3，寄存器R?的选择由指令的最低两位决定。17、 CN： 决定运算器是否带进位移位，CN=1带进位，CN=0不带进位。18、 FEN： 将标志位存入ALU内部的标志寄存器。19、 WEN： 将数据总线DBUS的值打入工作寄存器W中。20、 AEN： 将数据总线DBUS的值打入累加器A中。21-

5、23: X2 X0 ： X2、X1、X0三位组合来译码选择将数据送到DBUS上的寄存器。 24-26: S2 S0 ： S2、S1、S0三位组合决定ALU做何种运算。3、指令执行流程表3编号助记符功能机器码周期总数CT节拍数微操作控制信号涉及的硬件1_FATCH_取指令000000XX010T2PCMARPCOE MARENPC, MAR , EM, W , IRT1EMWEMEN EMRD WENT0WIRPC + 1IREN4DEC R?R?中内容自减1000011XX100T41WR?DBUSAWEN RRD AENW R? DBUS A ALUT3A-WALUDBUSR?AEN S()

6、23AND A, MM累加器A“与”存储器MM地址的值010110XX101T5PCMARPCOE MARENPC, MAR, EM, W, A,ALU, FT4EMDBUSWPC+1PCEMRD EMEN WENT3A+WALUFALUAFEN AEN29MOV A, R?将寄存器R?的值送到累加器A中011100XX100T4R?DBUSWRRD WENR? DBUS W AT3WAAEN42JZ MM当零标志R_Z=1时,跳转到MM地址101001XX101或011T5若Z=1，则PC MAR EM W DBUSPCMARPCOE MARENPC MAR EM W DBUST4EMWEM

7、RD EMEN WENT3WDBUSPCELPT3否则：PCPCPC指令执行流程图DEC R? AND A,MM MOV A,R? JZ MM Z=1 Y N T5 T5 T4 T4 T4 T3 T3 T3 T3图4二部分【模型及实现（输出寄存器OUT）】带清零的8位并行输入串行输出移位寄存器1、设计构思引脚：八个并行输入端口一个输出端口时钟信号控制引脚 时钟信号禁止端 移位装载控制 复位功能：数据并行的输入，串行的输出 实现所谓的并串变化输入引脚 ：a,b,c,d,e,f,g,h 8位并行输入信号se 串行输入信号输出引脚：q 串行输出信号控制引脚： clk 时钟信号fe 时钟信号禁止端s1

8、 移位装载控制端reset 复位信号 表4 控制信号功能表CLKresetfeS1q上升沿有效0 复位-0000000011-0000000000依次装载1移位装载2、VHDL源程序设计过程 包括三个部分，即库和程序包调用、实体部分、结构体部分 程序包调用：LIBRARY ieee;use ieee.std_logic_1164.all; 实体部分一般格式：entity 实体名is 类型参数说明 端口说明end 实体名 注意：实体名与保存的源文件名相同结构体部分一般格式： Architecture 结构体名 of 实体名 is定义语句 Begin 并行处理语句End结构体名建立过程图5图6逻辑

9、电路图图7图8图9仿真测试图10图113、VDHLM描述如下LIBRARY ieee;use ieee.std_logic_1164.all;entity reg isport(reset,s1,fe,clk,se,a,b,c,d,e,f,g,h:in std_logic; q:out std_logic);end reg;architecture behave of reg issignal tmpreg8:std_logic_vector(7 downto 0);begin process(clk,reset,s1,fe) begin if(reset=0) then tmpreg8=00

10、000000; q=tmpreg8(7); elsif(clkevent)and(clk=1)then if(fe=0)then if(s1=0)then tmpreg8(0)=a; tmpreg8(1)=b; tmpreg8(2)=c; tmpreg8(3)=d; tmpreg8(4)=e; tmpreg8(5)=f; tmpreg8(6)=g; tmpreg8(7)=h; elsif(s1=1)then for i in tmpreg8high downto tmpreg8low+1 loop tmpreg8(i)=tmpreg8(i-1); end loop; tmpreg8(tmpre

11、g8low)=se; q=tmpreg8(7); end if; end if; end if;end process;end behave;三部分【模型及实现（带异步清零和计数使能的8位二进制计数器）】1、建立过程图12图13逻辑电路图图14图15图16图17图18图19图20图21图22仿真测试图23图242、VDHLM描述library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity wangfang is Port ( clk,res

12、et,en : in STD_LOGIC; q:out STD_LOGIC_VECTOR(7 DOWNTO 0); bout:out STD_LOGIC );end wangfang;architecture Behavioral of wangfang issignal cq :STD_LOGIC_VECTOR(7 DOWNTO 0);begin process(clk,reset,en) beginif reset=0 then cq 0 thencq = cq-1;else cq = 11111111;end if;if cq = 0 thenbout = 1;elsebout = 0;

13、end if;end if;end if;q =cq;end process;end Behavioral;四、结束语这次课程设计是在已学计算机组成原理基础上进行的一次大型实验，也是对该课程所学理论知识的深化和提高。因此，要求我们学生能综合应用所学知识，设计与制造出具有较复杂功能的应用系统，并且在实验的基本技能方面上进行一次全面的训练。但是在此过程中也遇到了很多困难，比如在设计开始的阶段对于XILINX ISE 和Modelsim SE这两个软件就不会用，通过和同学交流我大概了解了软件的用法，在进行ALU仿真时，总是运行不了，经过仔细分析，才发现可能是我的Modelsim SE版本的问题。在本次设计中，遇到了很多问题，开始有些迷茫，在老师的分析以及同学的帮助下，相关资料的查阅，先了解了整个设计的总体设计思路，然后查了很多关于输出寄存器以及计数器的资料，从它的根本设计原理出发，比如计数器的过程为减的过程等等。经过努力调试修改把这个设计大部分完成，虽然里面还存在很多问题，但感觉自己在计